現(xiàn)代邏輯設(shè)計(jì) Verilog 語(yǔ)言
標(biāo)簽： Verilog 邏輯設(shè)計(jì) 語(yǔ)言
上傳時(shí)間： 2016-01-20
上傳用戶(hù)：qiao8960
Handling Suspend Mode on a USB Mouse
標(biāo)簽： Handling Suspend Mouse Mode
上傳時(shí)間： 2014-12-07
上傳用戶(hù)：xuan‘nian
用Verilog語(yǔ)言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測(cè)試文件。
標(biāo)簽： Verilog 8bit 語(yǔ)言 加法器
上傳時(shí)間： 2013-12-19
上傳用戶(hù)：alan-ee
SPI串口的內(nèi)核實(shí)現(xiàn) 分verilog和HDLC實(shí)現(xiàn)
標(biāo)簽： verilog HDLC SPI 串口
上傳時(shí)間： 2014-01-16
上傳用戶(hù)：qb1993225
v2html - verilog to html converter 主要為FPGA和ASIC工作人員
標(biāo)簽： converter verilog v2html html
上傳時(shí)間： 2014-01-03
上傳用戶(hù)：lunshaomo
一個(gè)用verilog語(yǔ)言編寫(xiě)的用來(lái)模擬交通信號(hào)燈的程序，包含測(cè)試文件
標(biāo)簽： verilog 語(yǔ)言 編寫(xiě) 模擬
上傳時(shí)間： 2013-12-10
上傳用戶(hù)：pinksun9
占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來(lái)修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)
標(biāo)簽： verilog 115200 uart HDL
上傳時(shí)間： 2013-12-28
上傳用戶(hù)：kikye
一個(gè)verilog實(shí)現(xiàn)的crc校驗(yàn)，用于fpga實(shí)現(xiàn)，快速，準(zhǔn)確有效
標(biāo)簽： verilog crc
上傳時(shí)間： 2016-01-21
上傳用戶(hù)：songrui
verilog 實(shí)現(xiàn)的hamming碼生成，用于fpga
標(biāo)簽： verilog hamming
上傳用戶(hù)：xhz1993
verilog實(shí)現(xiàn)的數(shù)字濾波器，用于fpga
標(biāo)簽： verilog 數(shù)字濾波器
上傳時(shí)間： 2014-12-04
上傳用戶(hù)：chenlong
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
