基于fpga的JPEG編解碼器設(shè)計，采用流水線優(yōu)化解決時間并行性問題，提高DCT/IDCT模塊的運行速度。
標(biāo)簽： fpga JPEG 編解碼器
上傳時間： 2013-08-31
上傳用戶：taa123456
用CPLD控制曼徹斯特編解碼器，很詳細(xì)的文字說明。
標(biāo)簽： CPLD 控制 曼徹斯特 編解碼器
上傳時間： 2013-09-01
上傳用戶：xiaodu1124
摘要本文介紹了一種用CPLD設(shè)計GPS數(shù)字通道相關(guān)器中C／A碼產(chǎn)生囂的方法，詳細(xì)分析了設(shè)計原理并給出了相應(yīng)的仿真結(jié)果．這種設(shè)計方法已在我們研制的GPS，GLONASS兼容機中得到實際應(yīng)用。
標(biāo)簽： CPLD GPS 數(shù)字
上傳用戶：wangdean1101
dsp下載器cpld程序\r\n感興趣的朋友可以下來
標(biāo)簽： cpld dsp 下載器 程序
上傳時間： 2013-09-02
上傳用戶：tedo811
JPEG2000分?jǐn)?shù)位平面編碼器的fpga電路實現(xiàn)
標(biāo)簽： JPEG 2000 fpga 分
上傳時間： 2013-09-03
上傳用戶：牛布牛
本人編寫的FPGA光電編碼器輸入模塊,沒有實驗,但仿真基本實現(xiàn),希望有參考價值.
標(biāo)簽： FPGA 光電編碼器 輸入 模塊
上傳用戶：s363994250
論文格式，內(nèi)含Viterbi編解碼器的完整vhdl代碼，文件為.nh格式
標(biāo)簽： Viterbi vhdl 編解碼器 代碼
上傳用戶：qiaoyue
基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計，用于設(shè)計EDA
標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器
上傳用戶：pioneer_lvbo
數(shù)控振蕩器的頻率控制字寄存器、相位控制字寄存器、累加器和加法器可以用VHDL語言描述，集成在一個模塊中，提供VHDL源程序供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 寄存器 數(shù)控振蕩器 加法器
上傳時間： 2013-09-04
上傳用戶：a471778
半整數(shù)分頻器電路的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n
標(biāo)簽： VHDL 源程序 整數(shù) 分頻器
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