本原碼是基于Verilog HDL語言編寫的，實現了SPI接口設計，可以應用于FPGA,實現SPI協議的接口設計.在MAXII編譯成功,用Modelsim SE 6仿真成功.
標簽： Verilog HDL 語言 編寫
上傳時間： 2015-08-04
上傳用戶：mikesering
本文件提供了用verilog HDL語言實現的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
可綜合的FIFO存儲器，全部在一個壓縮包中，測試過，可以使用．
標簽： FIFO 存儲器
上傳時間： 2014-01-17
上傳用戶：yt1993410
用Verilog實現基于FPGA的通用分頻器
標簽： Verilog FPGA 分頻器
上傳時間： 2015-08-20
上傳用戶：songrui
拿verilog和vhdl編寫的串口通信代碼(可綜合)
標簽： verilog vhdl 編寫 串口通信
上傳時間： 2015-08-22
上傳用戶：bcjtao
原創VERILOG HDL 實現CACHE的操作，有需要請下載
標簽： VERILOG CACHE HDL 操作
上傳時間： 2015-09-20
上傳用戶：181992417
在quartusII下用verilog語言自己寫的IP核，對FPGA開發初學者有幫助的。
標簽： quartusII verilog IP核 語言
上傳時間： 2014-01-02
上傳用戶：qlpqlq
鄰接矩陣類的根是A d j a c e n c y W D i g r a p h，因此從這個類開始。程序1 2 - 1給出了類的描述。程 序中，先用程序1 - 1 3中函數Make2DArray 為二組數組a 分配空間，然后對數組a 初始化，以描述 一個n 頂點、沒有邊的圖的鄰接矩陣，其復雜性為( n2 )。該代碼沒有捕獲可能由M a k e 2 D A r r a y 引發的異常。在析構函數中調用了程序1 - 1 4中的二維數組釋放函數D e l e t e 2 D
標簽： 矩陣
上傳時間： 2013-12-21
上傳用戶：lanjisu111
是基于fpga的FIFO乒乓操作，后面是與SDRAM接口的，這樣主要方便sdram的刷新
標簽： fpga FIFO 操作
上傳時間： 2015-10-25
上傳用戶：aig85
用Verilog實現QPSK中的差分,擾碼,串并,解差分,解擾碼,解串并,用MUXPLUS2進行仿真
標簽： MUXPLUS2 Verilog QPSK 差分
上傳時間： 2013-12-14
上傳用戶：nairui21
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