用Verilog實(shí)現(xiàn)基于FPGA的通用分頻器
標(biāo)簽： Verilog FPGA 分頻器
上傳時(shí)間： 2013-08-30
上傳用戶：xingyuewubian
以verilog HDL 語言編寫的一首歌曲，可供初學(xué)者借鑒
標(biāo)簽： verilog HDL 語言 編寫
上傳時(shí)間： 2013-09-05
上傳用戶：wyiman
介紹X,Y電容的一片通俗易懂的資料
標(biāo)簽： 電容
上傳時(shí)間： 2013-10-30
上傳用戶：teddysha
關(guān)鍵詞 CAN報(bào)文對(duì)象的FIFO模式應(yīng)用摘 要 CAN通信實(shí)驗(yàn)
標(biāo)簽： FIFO CAN 通信 實(shí)驗(yàn)
上傳時(shí)間： 2013-11-03
上傳用戶：kernor
設(shè)計(jì)工程師通常在FPGA上實(shí)現(xiàn)FIFO(先進(jìn)先出寄存器)的時(shí)候，都會(huì)使用由芯片提供商所提供的FIFO。但是，由于其通用性使得其針對(duì)性變差，某些情況下會(huì)變得不方便或者將增加硬件成本。此時(shí)，需要進(jìn)行自行FIFO設(shè)計(jì)。本文提供了一種基于信元的FIFO設(shè)計(jì)方法以供設(shè)計(jì)者在適當(dāng)?shù)臅r(shí)候選用。這種方法也適合于不定長(zhǎng)包的處理。
標(biāo)簽： FPGA FIFO 信元 設(shè)計(jì)方法
上傳時(shí)間： 2014-01-13
上傳用戶：mengmeng444425
上傳時(shí)間： 2013-11-05
上傳用戶：ch3ch2oh
vhdl編寫的fifo程序
標(biāo)簽： vhdl fifo 編寫 程序
上傳時(shí)間： 2014-01-05
上傳用戶：拔絲土豆
一個(gè)完成的FIFO算法
標(biāo)簽： FIFO 算法
上傳時(shí)間： 2014-12-21
上傳用戶：zhangliming420
Synthesizable Verilo---syntax and semantics一本很好的關(guān)于verilog可綜合設(shè)計(jì)的參考書
標(biāo)簽： Synthesizable semantics verilog Verilo
上傳時(shí)間： 2015-02-16
上傳用戶：葉山豪
介紹了一種在DSP 仿真環(huán)境下,采用C 語言對(duì)FLA SH 進(jìn)行在系統(tǒng)編程( ISP)的 方法,同時(shí)介紹了TM S320VC5402 的Boo t loader 原理,給出了DSP 的并行FLA SH 引導(dǎo)功能實(shí)現(xiàn) 方案,并且給出了一個(gè)簡(jiǎn)單的測(cè)試實(shí)例
標(biāo)簽： DSP FLA loader 5402
上傳時(shí)間： 2014-10-12
上傳用戶：caixiaoxu26
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