此程序?yàn)榇鎯?chǔ)器常用的FIFO（先入先出），程序中沒(méi)有指明位寬，這樣更適合于初學(xué)者進(jìn)行套用
標(biāo)簽： FIFO 程序 存儲(chǔ)器
上傳時(shí)間： 2016-11-23
上傳用戶(hù)：363186
采用Verilog HDL語(yǔ)言編寫(xiě)的曼徹斯特碼， 文件列表： help md.v md_tf.v me.v me_tf.v med.v
標(biāo)簽： Verilog HDL 語(yǔ)言 編寫(xiě)
上傳時(shí)間： 2016-12-08
上傳用戶(hù)：yoleeson
處理整幀數(shù)據(jù)的FIFO的巧妙控制設(shè)計(jì),能給大家一個(gè)參考
標(biāo)簽： FIFO 幀 家 數(shù)據(jù)
上傳時(shí)間： 2014-03-04
上傳用戶(hù)：頂?shù)弥?/p>
用Verilog HDL / VHDL實(shí)現(xiàn)的數(shù)字頻率計(jì)（完整實(shí)驗(yàn)報(bào)告）
標(biāo)簽： Verilog VHDL HDL 數(shù)字頻率計(jì)
上傳時(shí)間： 2014-01-22
上傳用戶(hù)：dapangxie
Verilog HDL語(yǔ)言設(shè)計(jì)的交通燈設(shè)計(jì)
標(biāo)簽： Verilog HDL 語(yǔ)言 交通燈
上傳時(shí)間： 2017-02-02
上傳用戶(hù)：671145514
verilog大量實(shí)例,深入淺出的給你介紹具體編程思想
標(biāo)簽： verilog 編程
上傳時(shí)間： 2013-12-01
上傳用戶(hù)：Andy123456
另外一個(gè)用VHDL源碼編寫(xiě)的FIFO模塊程序,可以比較一下和FIFO有什么區(qū)別.
標(biāo)簽： FIFO VHDL 源碼 模塊
上傳時(shí)間： 2017-02-05
上傳用戶(hù)：xlcky
linux下Qsort的C語(yǔ) 言的實(shí)現(xiàn)
標(biāo)簽： linux Qsort
上傳用戶(hù)：jackgao
JoelOnSoftware非常有名的程式設(shè)計(jì)書(shū)籍
標(biāo)簽： JoelOnSoftware 程式
上傳時(shí)間： 2013-11-25
上傳用戶(hù)：ikemada
Verilog是廣泛應(yīng)用的硬件描述語(yǔ)言，可以用在硬件設(shè)計(jì)流程的建模、綜合和模擬等多個(gè)階段。隨著硬件設(shè)計(jì)規(guī)模的不斷擴(kuò)大，應(yīng)用硬件描述語(yǔ)言進(jìn)行描述的CPLD結(jié)構(gòu)，成為設(shè)計(jì)專(zhuān)用集成電路和其他集成電路的主流。通過(guò)應(yīng)用Verilog HDL對(duì)多功能電子鐘的設(shè)計(jì)，達(dá)到對(duì)Verilog HDL的理解，同時(shí)對(duì)CPLD器件進(jìn)行簡(jiǎn)要了解。 本文的研究?jī)?nèi)容包括: 對(duì)Altera公司Flex 10K系列的EPF10K 10簡(jiǎn)要介紹，Altera公司軟件Max+plusⅡ簡(jiǎn)要介紹和應(yīng)用Verilog HDL對(duì)多功能電子鐘進(jìn)行設(shè)計(jì)。
標(biāo)簽： Verilog 硬件描述語(yǔ)言
上傳時(shí)間： 2017-03-06
上傳用戶(hù)：epson850
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