亚洲欧美第一页_禁久久精品乱码_粉嫩av一区二区三区免费野_久草精品视频

蟲蟲首頁| 資源下載| 資源專輯| 精品軟件
登錄| 注冊

VeriLog

VeriLogHDL是一種硬件描述語言,以文本形式來描述數字系統硬件的結構和行為的語言,用它可以表示邏輯電路圖、邏輯表達式,還可以表示數字邏輯系統所完成的邏輯功能。VeriLogHDL和VHDL是世界上最流行的兩種硬件描述語言,都是在20世紀80年代中期開發出來的。前者由GatewayDesignAutomation公司(該公司于1989年被Cadence公司收購)開發。兩種HDL均為IEEE標準。[1]
主站蜘蛛池模板: 湘阴县| 长泰县| 彰化市| 名山县| 拜泉县| 青海省| 和田市| 濮阳县| 安龙县| 通化县| 登封市| 玛多县| 公安县| 乐业县| 个旧市| 阿巴嘎旗| 科技| 六枝特区| 色达县| 儋州市| 蒙城县| 承德县| 石家庄市| 辽中县| 贺兰县| 西峡县| 隆尧县| 青阳县| 湖北省| 乌兰察布市| 柳江县| 布尔津县| 将乐县| 隆安县| 大冶市| 锡林郭勒盟| 郧西县| 兴国县| 额尔古纳市| 深州市| 五莲县|