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VHDL常見錯誤分析

  • EDA技術與VHDL程序設計基礎教程 PPT

    EDA技術與VHDL程序設計基礎教程

    標簽: VHDL EDA 程序設計

    上傳時間: 2013-11-18

    上傳用戶:fqscfqj

  • VHDL語言與數字邏輯電路設計

    vhdl語言入門設計

    標簽: VHDL 語言 數字邏輯 電路設計

    上傳時間: 2013-11-07

    上傳用戶:603100257

  • 基于VHDL的FPGA和Nios II實例精煉(劉福奇)

      基于VHDL的FPGA和Nios II 實例精煉【作者:劉福奇;出版社:北京航空航天大學出版社】(本書優酷視頻地址:http://www.youku.com/playlist_show/id_5882081.html)   內容簡介:本書分為4個部分:Quartus Ⅱ軟件的基本操作、VHDL語法介紹、FPGA設計實例和Nios Ⅱ設計實例;總結了編者幾年來的FPGA設計經驗,力求給初學者或是想接觸這方面知識的讀者提供一種快速入門的方法;適合電子相關專業的大學生、FPGA的初學者以及對FPGA有興趣的電子工程師。初學者可以按照步驟學習。本書中提及到時間計算問題,不光提出有時間戳的方法, 還介紹了一種通過讀取定時器的寄存器來計算時間的方法。其實,有人認為,本書最好的部分是:DMA的實現說明(本書從3個方面講述了DMA的使用)。現在學習Verilog HDL的人或許比較多,但是用VHDL的人可以學習下,這本書還是很不錯的。

    標簽: VHDL FPGA Nios

    上傳時間: 2014-07-10

    上傳用戶:米米陽123

  • 基于FPGA的DDS雜散分析及抑制方法

    首先介紹了采用直接數字頻率合成(DDS)技術的正弦信號發生器的基本原理和采用FPGA實現DDS信號發生器的基本方法,然后結合DDS的原理分析了采用DDS方法實現的正弦信號發生器的優缺點,其中重點分析了幅度量化雜散產生的誤差及其原因,最后針對DDS原理上存在的幅度量化雜散,利用FPGA時鐘頻率可調的特點,重點提出了基于FPGA實現的DDS正弦信號發生器的兩種改進方法,經過MATLAB仿真驗證,改進方法較好的抑制了幅度量化雜散,減小了誤差。

    標簽: FPGA DDS 雜散分析

    上傳時間: 2013-11-21

    上傳用戶:himbly

  • 時序分析的好資料

    時序分析的好資料

    標簽: 時序分析

    上傳時間: 2013-12-21

    上傳用戶:yuhaihua_tony

  • 于博士信號完整性分析入門-初稿

    信號完整性 分析 新手入門知識

    標簽: 信號完整性

    上傳時間: 2013-10-31

    上傳用戶:wangjg

  • altera FPGA/CPLD高級篇(VHDL源代碼)

          altera FPGA/CPLD高級篇(VHDL源代碼)

    標簽: altera FPGA CPLD VHDL

    上傳時間: 2015-01-01

    上傳用戶:wangyi39

  • 基于Quartus II FPGA/CPLD數字系統設計實例(VHDL源代碼文件)

      本資料是關于基于Quartus II FPGA/CPLD數字系統設計實例(VHDL源代碼文件),需要的可以自己下載。

    標簽: Quartus FPGA CPLD VHDL

    上傳時間: 2013-11-12

    上傳用戶:VRMMO

  • EDA技術實用教程VHDL版本課件

    EDA技術實用教程VHDL版本課件

    標簽: VHDL EDA 實用教程 版本

    上傳時間: 2013-10-10

    上傳用戶:ruan2570406

  • VHDl實用教程(潘松/王國棟編著)

    VHDL語言

    標簽: VHDl 實用教程

    上傳時間: 2013-10-08

    上傳用戶:松毓336

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