1024點FFT快速傅立葉變換，包含說明文檔和VHDL源代碼，16位輸入/輸出，帶DMA功能，xilinx的ip
標簽： 1024 FFT 傅立葉變換
上傳時間： 2015-07-13
上傳用戶：獨孤求源
用FPGA模擬VGA時序、模擬PS/2總線的鍵盤接口VHDL源代碼，基于Xilinx spartan3
標簽： FPGA VHDL VGA 模擬
上傳時間： 2013-12-12
上傳用戶：3到15
FM收音機的解碼及控制器VHDL語言實現，Xilinx提供的．別謝我．
標簽： VHDL FM收音機 解碼 控制器
上傳時間： 2015-07-17
上傳用戶：CHENKAI
16位的移位寄存器，加上testbench,可以在modelsim里面運行~
標簽： 移位寄存器
上傳時間： 2015-07-18
上傳用戶：璇珠官人
IP核生成器生成 ip 后有兩個文件對我們比較有用，假設生成了一個 asyn_fifo 的核，則 asyn_fifo.veo 給出了例化該核方式（或者在 Edit－>Language Template->COREGEN 中找到 verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調用了 xilinx 行為模型庫 的模塊，仿真時該文件也要加入工程。
標簽： ip IP核 生成器 比較
上傳時間： 2014-01-05
上傳用戶：頂得柱
運算器的實現，即實驗指導書中的實驗一，文件中包含有原代碼及端口設置（可變），用vrilog HDL編程，Xilinx ISE 6仿真，并在實際電路中得到實現．
標簽： 運算器
上傳時間： 2015-07-25
上傳用戶：hzy5825468
交通燈狀態機的實現，用verilog HDL編程，Xilinx ISE 6仿真，在實際電路中得到驗證．
標簽： 交通燈 狀態
上傳用戶：xg262122
USB 1.1 PHY的代碼，systemc語言 USB 1.1 PHY的代碼，systemc語言,包括基于systemc語言的testbench ，和相關的doc文檔
標簽： USB 1.1 PHY 代碼
上傳時間： 2015-07-26
上傳用戶：saharawalker
這是由xilin公司提供的測試文檔，對于用XILINX公司的CPLD/FPGA的用戶來說挺不錯的。
標簽： xilin 測試 文檔
上傳時間： 2014-01-19
上傳用戶：mikesering
usb1.1的verilog源代碼。以及其測試仿真文件，現在很難找其測試文件既testbench
標簽： verilog usb 1.1 源代碼
上傳時間： 2013-12-15
上傳用戶：yuanyuan123
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