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SdRAM

同步動(dòng)態(tài)隨機(jī)存取內(nèi)存（synchronousdynamicrandom-accessmemory，簡稱SdRAM）是有一個(gè)同步接口的動(dòng)態(tài)隨機(jī)存取內(nèi)存（DRAM）。通常DRAM是有一個(gè)異步接口的，這樣它可以隨時(shí)響應(yīng)控制輸入的變化。而SdRAM有一個(gè)同步接口，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)，這樣就能和計(jì)算機(jī)的系統(tǒng)總線同步。時(shí)鐘被用來驅(qū)動(dòng)一個(gè)有限狀態(tài)機(jī)，對(duì)進(jìn)入的指令進(jìn)行管線(Pipeline)操作。這使得SdRAM與沒有同步接口的異步DRAM(asynchronouSdRAM)相比，可以有一個(gè)更復(fù)雜的操作模式。

  • 基于FPGA與DDR2-SdRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn).rar

    數(shù)據(jù)采集處理技術(shù)是現(xiàn)代信號(hào)處理的基礎(chǔ)，廣泛應(yīng)用于雷達(dá)、聲納、軟件無線電、瞬態(tài)信號(hào)測試等領(lǐng)域。隨著信息科學(xué)的飛速發(fā)展，人們面臨的信號(hào)處理任務(wù)越來越繁重，對(duì)數(shù)據(jù)采集處理系統(tǒng)的要求也越來越高。近年來FPGA由于其設(shè)計(jì)靈活性、更強(qiáng)的適應(yīng)性及可重構(gòu)性，結(jié)合SdRAM的高速、大容量、價(jià)格優(yōu)勢，在設(shè)計(jì)高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)時(shí)受到了廣泛的關(guān)注。 本課題重點(diǎn)研究了基于FPGA與DDR2-SdRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)技術(shù)，為需要大容量存儲(chǔ)器的系統(tǒng)設(shè)計(jì)提供了新的思路。在深入研究了DDR2-SdRAM器件的基本構(gòu)造與工作原理的基礎(chǔ)上，結(jié)合成熟的商業(yè)化IP核，提出了基于FPGA與DDR2-SdRAM的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，并從總體設(shè)計(jì)構(gòu)想到各邏輯細(xì)節(jié)實(shí)現(xiàn)都進(jìn)行了詳細(xì)描述。根據(jù)DDR2-SdRAM的特點(diǎn)，選擇合適的內(nèi)存調(diào)度方案，采用Verilog HDL語言設(shè)計(jì)實(shí)現(xiàn)了該高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)，并對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證與分析，結(jié)果表明本設(shè)計(jì)完全能夠滿足系統(tǒng)的性能指標(biāo)。

    標(biāo)簽： SdRAM FPGA DDR

    上傳時(shí)間： 2013-06-24

    上傳用戶：wangrong

  • 基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用.rar

    在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲(chǔ)器作為數(shù)據(jù)緩沖存儲(chǔ)。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢成為最佳選擇。但是SdRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì)SdRAM控制器的設(shè)計(jì)。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲(chǔ)器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動(dòng)態(tài)存儲(chǔ)器DRAM的基本時(shí)序，最后對(duì)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SdRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SdRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對(duì)FPGA技術(shù)進(jìn)行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。

    標(biāo)簽： SdRAM FPGA 制器設(shè)計(jì)

    上傳時(shí)間： 2013-07-19

    上傳用戶：dct灬fdc

  • SdRAM.rar

    SdRAM控制器，Verilog源碼。適用SdRAM芯片：三星KM416S1120D，NEC uPD4516161AG5，OKI MSM56V1616，有詳細(xì)的說明，可直接使用！

    標(biāo)簽： SdRAM

    上傳時(shí)間： 2013-07-11

    上傳用戶：nunnzhy

  • SdRAM讀寫

    SdRAM讀寫測試，連續(xù)向SdRAM寫滿數(shù)據(jù)（00~FF），然后讀出SdRAM中的數(shù)據(jù)并通過串口上傳給PC機(jī)，波特率9.6KBPS

    標(biāo)簽： SdRAM 讀寫

    上傳時(shí)間： 2013-06-24

    上傳用戶：tongda

  • SdRAM讀寫控制的實(shí)現(xiàn)與Modelsim仿真

    軟件開發(fā)環(huán)境：ISE 7.1i 硬件開發(fā)環(huán)境：紅色颶風(fēng)II代－Xilinx版 1. 本實(shí)例用于控制開發(fā)板上面的SdRAM完成讀寫功能； 先向SdRAM里面寫數(shù)據(jù)，然后再將數(shù)據(jù)讀出來做比較，如果不匹配就通過LED變亮顯示出來，如果一致，LED就不亮。 2. part1目錄是使用Modelsim仿真的工程； 3. part2目錄是在開發(fā)版上面驗(yàn)證的工程； 2.1. part1_32目錄是4m32SdRAM的仿真工程； 2.2. part1_16目錄是4m16SdRAM的仿真工程； \model文件夾里面是仿真模型； \rtl文件夾里面是源文件； \sim文件夾里面是仿真工程； \test_bench文件夾里面是測試文件； \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調(diào)試下載文件。

    標(biāo)簽： Modelsim SdRAM 讀寫 控制

    上傳時(shí)間： 2013-04-24

    上傳用戶：ZJX5201314

  • 基于FPGA的SdRAM控制器設(shè)計(jì)及應(yīng)用

    在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中，需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲(chǔ)器作為數(shù)據(jù)緩沖存儲(chǔ)。同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢成為最佳選擇。但是SdRAM卻具有復(fù)雜的時(shí)序，為了降低成本，所以采用目前很為流行的EDA技術(shù)，選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA，使用硬件描述語言VHDL，遵循先進(jìn)的自頂向下的設(shè)計(jì)思想實(shí)現(xiàn)對(duì)SdRAM控制器的設(shè)計(jì)。 論文引言部分簡單介紹了CSR控制系統(tǒng)，指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲(chǔ)器的概況與性能指標(biāo)，其次較為詳細(xì)介紹了動(dòng)態(tài)存儲(chǔ)器DRAM的基本時(shí)序，最后對(duì)同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SdRAM進(jìn)行詳盡論述，包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時(shí)序。第三、四章分別論述本課題的SdRAM控制器硬件與軟件設(shè)計(jì)，重點(diǎn)介紹了具體芯片與FPGA設(shè)計(jì)技術(shù)。第五章為該SdRAM控制器在CsR控制系統(tǒng)中的一個(gè)經(jīng)典應(yīng)用，即同步事例處理器。最后對(duì)FPGA技術(shù)進(jìn)行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計(jì)原理和具體實(shí)現(xiàn)。從測試的結(jié)果來看，本控制器無論從結(jié)構(gòu)上，還是軟硬件上設(shè)計(jì)均滿足了工程實(shí)際要求。

    標(biāo)簽： SdRAM FPGA 制器設(shè)計(jì)

    上傳時(shí)間： 2013-07-11

    上傳用戶：hasan2015

  • SdRAM 控制器

    基于FPGA對(duì)SdRAM控制器的設(shè)計(jì)VERILOG語言

    標(biāo)簽： SdRAM 控制器

    上傳時(shí)間： 2013-06-15

    上傳用戶：lguotao

  • 使用Verilog實(shí)現(xiàn)基于FPGA的SdRAM控制器

    使用Verilog實(shí)現(xiàn)基于FPGA的SdRAM控制器

    標(biāo)簽： Verilog SdRAM FPGA 控制器

    上傳時(shí)間： 2013-08-08

    上傳用戶：litianchu

  • verilog代碼讀寫SdRAM 不帶仿真

    verilog 代碼，讀寫SdRAM 不帶仿真，需要自己編寫測試文件

    標(biāo)簽： verilog SdRAM 代碼 讀寫

    上傳時(shí)間： 2013-08-13

    上傳用戶：zh_901

  • fpga+SdRAM+PHY 芯片設(shè)計(jì)原理圖

    fpga+SdRAM+PHY 芯片設(shè)計(jì)原理圖

    標(biāo)簽： SdRAM fpga PHY 芯片設(shè)計(jì)

    上傳時(shí)間： 2013-08-14

    上傳用戶：chongcongying

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