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Pll

鎖相環(huán)(Pll: Phase-locked loops)是一種利用反饋控制原理實現(xiàn)的頻率及相位的同步技術(shù)，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當(dāng)參考時鐘的頻率或相位發(fā)生改變時，鎖相環(huán)會檢測到這種變化，并且通過其內(nèi)部的反饋系統(tǒng)來調(diào)節(jié)輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

這樣做的目的是要說明的應(yīng)用提供電子系統(tǒng)設(shè)計師的必要工具設(shè)計和評估鎖相環(huán)（ Pll ）的配置集成電路。

這樣做的目的是要說明的應(yīng)用提供電子系統(tǒng)設(shè)計師的必要工具設(shè)計和評估鎖相環(huán)（ Pll ）的配置集成電路。

標(biāo)簽： Pll 電子系統(tǒng)設(shè)計師鎖相環(huán)

上傳時間： 2013-12-24

上傳用戶：colinal
Pll的精深而扼要的講述

Pll的精深而扼要的講述，內(nèi)容很好，我還沒有時間看就傳上來了

標(biāo)簽： Pll

上傳時間： 2013-12-10

上傳用戶：wanghui2438
Pll的原理實驗以及數(shù)據(jù)分析,分析的很好打的四眼數(shù)據(jù) 下來看看吧

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標(biāo)簽： Pll 實驗分數(shù)據(jù)分析

上傳時間： 2017-06-16

上傳用戶：koulian
Pll simulink models for practical nad basic understanding

Pll simulink models for practical nad basic understanding

標(biāo)簽： understanding practical simulink models

上傳時間： 2013-12-02

上傳用戶：himbly
基于matlab的鎖相環(huán)（Pll）仿真源代碼

基于matlab的鎖相環(huán)（Pll）仿真源代碼

標(biāo)簽： matlab Pll 鎖相環(huán) 仿真

上傳時間： 2017-07-08

上傳用戶：13517191407
MC33493 - Pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

MC33493 - Pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

標(biāo)簽： Applications Transmitter Motorola Transfer

上傳時間： 2017-07-14

上傳用戶：頂?shù)弥?/p>
高速DDR存儲器數(shù)據(jù)接口設(shè)計實例. 1. 將文件拷入硬盤 2. 產(chǎn)生DQS模塊 3. 產(chǎn)生DQ模塊 4. 產(chǎn)生Pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打

高速DDR存儲器數(shù)據(jù)接口設(shè)計實例. 1. 將文件拷入硬盤 2. 產(chǎn)生DQS模塊 3. 產(chǎn)生DQ模塊 4. 產(chǎn)生Pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打開子目錄【Project】中的DataPath.qpf工程，設(shè)計頂層模塊 7. 編譯并查看編譯結(jié)果

標(biāo)簽： Project 模塊 DDR DQS

上傳時間： 2014-12-01

上傳用戶：sclyutian
Pll是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致, 時鐘上升沿鎖定

Pll是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致, 時鐘上升沿鎖定在數(shù)據(jù)的上升和下降沿上；頂層文件是Pll.GDF

標(biāo)簽： Q5 數(shù)據(jù) Pll 輸入

上傳時間： 2017-07-24

上傳用戶：璇珠官人
Altera公司的FPGA器件內(nèi)帶Pll的詳細中文使用手冊

Altera公司的FPGA器件內(nèi)帶Pll的詳細中文使用手冊

標(biāo)簽： Altera FPGA Pll 器件

上傳時間： 2013-12-26

上傳用戶：GavinNeko
thesis related to vlsi area, Pll and frequency synthesizer

thesis related to vlsi area, Pll and frequency synthesizer

標(biāo)簽： synthesizer frequency related thesis

上傳時間： 2017-08-18

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Pll

這樣做的目的是要說明的應(yīng)用提供電子系統(tǒng)設(shè)計師的必要工具設(shè)計和評估鎖相環(huán)（ Pll ）的配置集成電路。

Pll的精深而扼要的講述

Pll的原理實驗以及數(shù)據(jù)分析,分析的很好打的四眼數(shù)據(jù) 下來看看吧

Pll simulink models for practical nad basic understanding

基于matlab的鎖相環(huán)（Pll）仿真源代碼

MC33493 - Pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

高速DDR存儲器數(shù)據(jù)接口設(shè)計實例. 1. 將文件拷入硬盤 2. 產(chǎn)生DQS模塊 3. 產(chǎn)生DQ模塊 4. 產(chǎn)生Pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打

Pll是數(shù)字鎖相環(huán)設(shè)計源程序, 其中, Fi是輸入頻率(接收數(shù)據(jù)), Fo(Q5)是本地輸出頻率. 目的是從輸入數(shù)據(jù)中提取時鐘信號(Q5), 其頻率與數(shù)據(jù)速率一致, 時鐘上升沿鎖定

Altera公司的FPGA器件內(nèi)帶Pll的詳細中文使用手冊

thesis related to vlsi area, Pll and frequency synthesizer