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本文檔主要是以Altera公司的Stratix II系列的FPGA器件為例，介紹了其內嵌的增強型可重配置PLL在不同的輸入時鐘頻率之間的動態適應，其目的是通過提供PLL的重配置功能，使得不需要對FPGA進行重新編程就可以通過軟件手段完成PLL的重新配置，以重新鎖定和正常工作。
上傳時間： 2013-11-02
上傳用戶：66666
LC72131 PLL C源程序
上傳時間： 2014-01-02
上傳用戶：ztj182002
BU2614 PLL 源程序,直接解壓
上傳時間： 2015-03-07
上傳用戶：黑漆漆
PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是PLL.GDF
上傳時間： 2014-06-09
上傳用戶：daguda
用VHDL寫的數字鎖相環程序 pll.vhd為源文件 pllTB.vhd為testbench
上傳時間： 2014-01-20
上傳用戶：zwei41
Altera recommends the following system configuration: * Pentium II 400 with 512-MB system memory (faster systems give better software performance) * SVGA monitor * CD-ROM drive * One or more of the following I/O ports: - USB port (if using Windows XP or Windows 2000) for USB-Blaster(TM) or MasterBlaster(TM) communications cables, or APU programming unit - Parallel port for ByteBlasterMV(TM) or ByteBlaster(TM) II download cables - Serial port for MasterBlaster communications cable * TCP/IP networking protocol installed * Windows 2000, Windows NT 4.0 with Service Pack 3 or later, or Windows XP * Internet Explorer 5.0 or later Memory & Disk Space Requirements USB開發
標簽： system configuration recommends following
上傳時間： 2015-03-27
上傳用戶：13188549192
PLL是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), 數字鎖相技術在通信領域應用非常廣泛，本例用VHDL描述了一個鎖相環作為參考，源碼已經調試過。編譯器synplicty.Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是PLL.GDF
上傳時間： 2013-12-31
上傳用戶：hphh
大學生安全聯盟安全教程 書籍語言： 簡體中文 書籍類型： 網絡安全 授權方式： 免費軟件 書籍大小： 1.82 MB
上傳時間： 2015-04-06
上傳用戶：ynzfm
采用atmel的tiny26的pll實現高速pwm，可方便進行電壓等的調節。
上傳時間： 2015-04-06
上傳用戶：epson850
風閃論壇LOGO技術精華電子書 書籍語言： 簡體中文 書籍類型： 網頁設計 授權方式： 免費軟件 書籍大小： 1.9 MB
上傳時間： 2015-04-10
上傳用戶：mhp0114
