verilog HDL 接口試驗(yàn)源代碼，比較實(shí)用。
標(biāo)簽： verilog HDL 接口 源代碼
上傳時(shí)間： 2016-01-19
上傳用戶：qiao8960
verilog HDL綜合實(shí)驗(yàn)源代碼，比較實(shí)用
標(biāo)簽： verilog HDL 實(shí)驗(yàn) 源代碼
上傳用戶：tb_6877751
用Verilog HDL寫的數(shù)字時(shí)鐘,已經(jīng)在開發(fā)板上驗(yàn)證過的,絕對原創(chuàng),使用數(shù)碼管進(jìn)行顯示!
標(biāo)簽： Verilog HDL 數(shù)字時(shí)鐘 開發(fā)板
上傳時(shí)間： 2013-12-03
上傳用戶：lnnn30
多個(gè)verilog語言的例子，適合初學(xué)verilog者
標(biāo)簽： verilog 語言
上傳時(shí)間： 2016-01-20
上傳用戶：417313137
現(xiàn)代邏輯設(shè)計(jì) Verilog 語言
標(biāo)簽： Verilog 邏輯設(shè)計(jì) 語言
用Verilog語言實(shí)現(xiàn)了一個(gè)8bit的超前進(jìn)位加法器，其中包括測試文件。
標(biāo)簽： Verilog 8bit 語言 加法器
上傳時(shí)間： 2013-12-19
上傳用戶：alan-ee
SPI串口的內(nèi)核實(shí)現(xiàn) 分verilog和HDLC實(shí)現(xiàn)
標(biāo)簽： verilog HDLC SPI 串口
上傳時(shí)間： 2014-01-16
上傳用戶：qb1993225
v2html - verilog to html converter 主要為FPGA和ASIC工作人員
標(biāo)簽： converter verilog v2html html
上傳時(shí)間： 2014-01-03
上傳用戶：lunshaomo
一個(gè)用verilog語言編寫的用來模擬交通信號(hào)燈的程序，包含測試文件
標(biāo)簽： verilog 語言 編寫 模擬
上傳時(shí)間： 2013-12-10
上傳用戶：pinksun9
占用資源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分頻來修改波特率，模式為1個(gè)啟始位，8位數(shù)據(jù)位，1個(gè)停止位；帶1字節(jié)緩存；當(dāng)緩存空時(shí)輸出空信號(hào)
標(biāo)簽： verilog 115200 uart HDL
上傳時(shí)間： 2013-12-28
上傳用戶：kikye
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