通過對LCD1602/LCD12864顯示模塊控制時序和指令集的對比分析，利用Verilog HDL描述語言完成了多功能LCD顯示控制模塊的IP核設(shè)計．所設(shè)計的LCD顯示控制器具有很好的可移植性，只需通過端口的使能參數(shù)配置便可以驅(qū)動LCD1602/LCD12864模塊實現(xiàn)字符或圖形的實時顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗證．
上傳時間： 2014-06-23
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手把手教你學CPLD/FPGA與單片機聯(lián)合設(shè)計（前3章） 作者：周興華；出版社： 北京航空航天大學出版社 內(nèi)容簡介：本書以實踐（實驗）為主線，以生動短小的實例為靈魂，穿插介紹了Verilog HDL語言的語法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計開發(fā)編程。理論與實踐緊密結(jié)合，由淺入深、循序漸進地引導讀者進行學習、實驗，這樣讀者學得進、記得牢，不會產(chǎn)生畏難情緒，無形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計。
上傳時間： 2013-10-20
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基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語言對MC8051 IP Core進行編程，以其作為控制核心，實現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語言進行編程，設(shè)計了以MC8051 IP Core為核心的控制模塊、計數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實現(xiàn)了頻率的自動測量，測量范圍為0.1Hz~50MHz，測量誤差0.01%。并實現(xiàn)測頻率、周期、占空比等功能。
上傳時間： 2013-10-14
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提出一種基于FPGA的實時視頻信號處理平臺的設(shè)計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設(shè)計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。
上傳時間： 2013-11-10
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ETL-002 FPGA開發(fā)板是以Altera公司的最新系列Cyclone III中的3C10為主芯片，并提供了極為豐富的芯片外圍接口資源以及下載線，數(shù)據(jù)線以及資料光盤等。除了這些硬件外，我們還提供了十多個接口實驗，并公開了電路原理圖和實驗的Verilog源代碼，以便于大家對照學習，并可以在該開發(fā)板上進行二次開發(fā)。
上傳時間： 2013-10-29
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專用集成電路( ASIC )的出現(xiàn) ASIC的提出和發(fā)展說明集成電路進入了一個新階段。 通用的、標準的集成電路已不能完全適應(yīng)電子系統(tǒng)的急劇變化和更新?lián)Q代。各個電子系統(tǒng)廠家都希望生產(chǎn)出具有自己特色的合格產(chǎn)品，只有ASIC產(chǎn)品才能達到這種要求。這也就是自80年代中期以來，ASIC得到廣泛重視的根本原因。 ASIC電路的蓬勃發(fā)展推動著設(shè)計方法和設(shè)計工具的完善，同時也促進著系統(tǒng)設(shè)計人員與芯片設(shè)計人員的結(jié)合和相互滲透。 FPGA的發(fā)展：IC-〉A(chǔ)SIC-〉FPGA FPGA分類、結(jié)構(gòu)、設(shè)計流程，F(xiàn)PGA設(shè)計工具： VHDL Verilog VHDL的仿真 VHDL的綜合 FPGA實現(xiàn)過程 FPGA實現(xiàn)高性能DSP FPGA嵌入式系統(tǒng)設(shè)計
上傳時間： 2013-11-06
上傳用戶：lanjisu111
設(shè)計了一種基于FPGA純硬件方式實現(xiàn)方向濾波的指紋圖像增強算法。設(shè)計采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時分復(fù)用和流水線處理等技術(shù)，完成了方向濾波指紋圖像增強算法在FPGA上的實現(xiàn)。整個系統(tǒng)通過了Modelsim的仿真驗證并在Terasic公司的DE2平臺上完成了硬件測試。設(shè)計共消耗了3716個邏輯單元，最高處理速度可達92.93MHz。以50MHz頻率工作時，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強處理。
上傳時間： 2013-10-12
上傳用戶：攏共湖塘
數(shù)字三相鎖相環(huán)中含有大量乘法運算和三角函數(shù)運算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實現(xiàn)方案，利用乘法模塊復(fù)用和CORDIC算法實現(xiàn)三角函數(shù)運算，并用Verilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現(xiàn)。仿真和實驗結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
標簽： FPGA 數(shù)字 三相 優(yōu)化設(shè)計
上傳時間： 2013-11-15
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51的VERILOG代碼！適用于Xilinx的FPGA
上傳時間： 2015-02-04
上傳用戶：lijianyu172
能綜合的YCrCb2RGB模塊（verilog)_采用3級流水線,用fpga做小數(shù)運算，還有就是流水線技術(shù)
上傳時間： 2013-12-06
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