隨著多媒體技術(shù)發(fā)展，數(shù)字圖像處理已經(jīng)成為眾多應(yīng)用系統(tǒng)的核心和基礎(chǔ)。圖像處理作為一種重要的現(xiàn)代技術(shù)，已經(jīng)廣泛應(yīng)用于軍事指揮、大視場展覽、跟蹤雷達(dá)、電視會議、導(dǎo)航等眾多領(lǐng)域。因而，實(shí)現(xiàn)高分辨率高幀率圖像實(shí)時(shí)處理的技術(shù)不僅具有廣泛的應(yīng)用前景，而且對相關(guān)領(lǐng)域的發(fā)展也具有深遠(yuǎn)意義。 大視場可視化系統(tǒng)由于屏幕尺寸很大，只有在特制的曲面屏幕上才能使細(xì)節(jié)得到充分地展現(xiàn)。為了在曲面屏幕上正確的顯示圖像，需要在投影前實(shí)時(shí)地對圖像進(jìn)行幾何校正和邊緣融合。而現(xiàn)場可編程門陣列(FPGA)則是用硬件處理實(shí)時(shí)圖像數(shù)據(jù)的理想選擇，基于FPGA的圖像處理技術(shù)是世界范圍內(nèi)廣泛關(guān)注的研究領(lǐng)域。 本課題的主要工作就是設(shè)計(jì)一個以FPGA為核心的硬件系統(tǒng)，該系統(tǒng)可對高分辨率高刷新率(1024*768@60Hz)的視頻圖像實(shí)時(shí)地進(jìn)行幾何校正和邊緣融合。 論文首先介紹了圖像處理的幾何原理，然后提出了基于FPGA的大視場實(shí)時(shí)圖像融合處理系統(tǒng)的設(shè)計(jì)方案和模塊功能劃分。系統(tǒng)分為算法與軟件設(shè)計(jì)，硬件電路設(shè)計(jì)和FPGA邏輯設(shè)計(jì)三個大的部分。本論文主要負(fù)責(zé)FPGA的邏輯設(shè)計(jì)。圍繞FPGA的邏輯設(shè)計(jì)，論文先介紹了系統(tǒng)涉及的關(guān)鍵技術(shù)，以及使用Verilog語言進(jìn)行邏輯設(shè)計(jì)的基本原則。 論文重點(diǎn)對FPGA內(nèi)部模塊設(shè)計(jì)進(jìn)行了詳細(xì)的闡述。仲裁與控制模塊是頂模塊的主體部分，主要實(shí)現(xiàn)系統(tǒng)狀態(tài)機(jī)和時(shí)序控制；參數(shù)表模塊主要實(shí)現(xiàn)SDRAM存儲器的控制器接口，用于圖像處理時(shí)讀取參數(shù)信息。圖像處理模塊是整個系統(tǒng)的核心，通過調(diào)用FPGA內(nèi)嵌的XtremeDSP模塊，高速地完成對圖像數(shù)據(jù)的乘累加運(yùn)算。最后論文提出并實(shí)現(xiàn)了一種基于PicoBlaze核的12C總線接口用于配置FPGA外圍芯片。 經(jīng)過對寄存器傳輸級VerilogHDL代碼的綜合和仿真，結(jié)果表明，本文所設(shè)計(jì)的系統(tǒng)可以應(yīng)用在大視場可視化系統(tǒng)中完成對高分辨率高幀率圖像的實(shí)時(shí)處理。
標(biāo)簽： FPGA 實(shí)時(shí)圖像 處理系統(tǒng)
上傳時(shí)間： 2013-05-19
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本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性；實(shí)現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計(jì)；對兩種不同類型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試，對實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。 在硬件方面，為了控制和檢測FPGA-CPU，設(shè)計(jì)并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等；完成了各種外圍設(shè)備接口的設(shè)計(jì)；實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計(jì)。 在軟件方面，設(shè)計(jì)了調(diào)試監(jiān)控軟件，完成了對FPGA-CPU運(yùn)行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等；實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時(shí)鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外，設(shè)計(jì)了專用的編譯軟件，實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯，提高了調(diào)試效率。 本文作者在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上，對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明，這種基于IP核的可復(fù)用設(shè)計(jì)技術(shù)，能夠在一個FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接，能夠有效地調(diào)試FPGA-CPU。
標(biāo)簽： FPGACPU Nios 調(diào)試 技術(shù)研究
上傳時(shí)間： 2013-05-19
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當(dāng)今的船用導(dǎo)航雷達(dá)具有數(shù)字化、多功能、高性能、多接口、網(wǎng)絡(luò)化。同時(shí)要求具有高可靠性、高集成度、低成本，信號處理單元的小型化，產(chǎn)品更新周期短。要同時(shí)滿足上述需求，高集成度的器件應(yīng)用是必須的。同時(shí)開發(fā)周期要短，需求軟件的可移植性要強(qiáng)，并且是模塊化設(shè)計(jì)，現(xiàn)場可編程門陣列器件(FPGA)已經(jīng)成為設(shè)計(jì)首選。 現(xiàn)場可編程門陣列是基于通過可編程互聯(lián)連接的可配置邏輯塊(CLB)矩陣的可編程半導(dǎo)體器件。與為特殊設(shè)計(jì)而定制的專用集成電路(ASIC)相對，F(xiàn)PGA可以針對所需的應(yīng)用或功能要求進(jìn)行編程。雖然具有一次性可編程(OTP)FPGA，但是主要是基于SRAM的，其可隨著設(shè)計(jì)的演化進(jìn)行重編程。CLB是FPGA內(nèi)的基本邏輯單元。實(shí)際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個由4或6個輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)器組成的可配置開關(guān)矩陣。開關(guān)矩陣是高度靈活的，可以進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。當(dāng)今的FPGA已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能(如RAM、時(shí)鐘管理和：DSP)的硬(ASIC型)塊。由于具有可編程特性，所以FPGA是眾多市場的理想之選。它高集成度，以及用于設(shè)計(jì)的強(qiáng)大軟件平臺、IP核、在線升級可滿足需求。 本文介紹了基于FPGA實(shí)現(xiàn)船用導(dǎo)航雷達(dá)數(shù)字信號處理的設(shè)計(jì)，這是一個具體的、已經(jīng)完成并進(jìn)行小批量生產(chǎn)的產(chǎn)品，對指導(dǎo)實(shí)踐具有一定意義。
標(biāo)簽： 導(dǎo)航雷達(dá) 數(shù)字信號處理
上傳時(shí)間： 2013-04-24
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隨著印制電路板功能的日益增強(qiáng)，結(jié)構(gòu)日趨復(fù)雜，系統(tǒng)中各個功能單元之間的連線間距越來越細(xì)密，基于探針的電路系統(tǒng)測試方法已經(jīng)很難滿足現(xiàn)在的測試需要。邊界掃描測試(BST)技術(shù)通過將邊界掃描寄存器單元安插在集成電路內(nèi)部的每個引腳上，相當(dāng)于設(shè)置了施加激勵和觀測響應(yīng)的內(nèi)建虛擬探頭，通過該技術(shù)可以大大的提高數(shù)字系統(tǒng)的可觀測性和可控性，降低測試難度。針對這種測試需求，本文給出了基于FPGA的邊界掃描控制器設(shè)計(jì)方法。 完整的邊界掃描測試系統(tǒng)主要由測試控制部分和目標(biāo)器件構(gòu)成，其中測試控制部分由測試圖形、數(shù)據(jù)的生成與分析及邊界掃描控制器兩部分構(gòu)成。而邊界掃描控制器是整個系統(tǒng)的核心，它主要實(shí)現(xiàn)JTAG協(xié)議的自動轉(zhuǎn)換，產(chǎn)生符合IEEE標(biāo)準(zhǔn)的邊界掃描測試總線信號，而邊界掃描測試系統(tǒng)工作性能主要取決與邊界掃描控制器的工作效率。因此，設(shè)計(jì)一個能夠快速、準(zhǔn)確的完成JTAG協(xié)議轉(zhuǎn)換，并且具有通用性的邊界掃描控制器是本文的主要研究工作。 本文首先從邊界掃描技術(shù)的基本原理入手，分析邊界掃描測試的物理基礎(chǔ)、邊界掃描的測試指令及與可測性設(shè)計(jì)相關(guān)的標(biāo)準(zhǔn)，提出了邊界掃描控制器的總體設(shè)計(jì)方案。其次，采用模塊化設(shè)計(jì)思想、VHDL語言描述來完成要實(shí)現(xiàn)的邊界掃描控制器的硬件設(shè)計(jì)。然后，利用自頂向下的驗(yàn)證方法，在對控制器內(nèi)功能模塊進(jìn)行基于Testbench驗(yàn)證的基礎(chǔ)上，利用嵌入式系統(tǒng)的設(shè)計(jì)思想，將所設(shè)計(jì)的邊界掃描控制器集成到SOPC中，構(gòu)成了基于SOPC的邊界掃描測試系統(tǒng)。并且對SOPC系統(tǒng)進(jìn)行軟硬件協(xié)同仿真，實(shí)現(xiàn)對邊界掃描控制器的功能驗(yàn)證后將其應(yīng)用到實(shí)際的測試電路當(dāng)中。最后，在基于SignalTapⅡ硬件調(diào)試的基礎(chǔ)上，軟硬件結(jié)合對整個系統(tǒng)可行性進(jìn)行了測試。從測試結(jié)果看，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，該邊界掃描控制器的設(shè)計(jì)方案是正確可行的。 本文設(shè)計(jì)的邊界掃描控制器具有自主知識產(chǎn)權(quán)，可以與其他處理器結(jié)合構(gòu)成完整的邊界掃描測試系統(tǒng)，并且為SOPC系統(tǒng)提供了一個很有實(shí)用價(jià)值的組件，具有很明顯的現(xiàn)實(shí)意義。
上傳時(shí)間： 2013-07-20
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LT8900是LDT公司生產(chǎn)的一款低成本，高集成度的2.4GHZ的無線收發(fā)芯片，片上集成發(fā)射機(jī)，接收機(jī)，頻率綜合器，GFSK調(diào)制解調(diào)器。發(fā)射機(jī)支持功率可調(diào)，接收機(jī)采用數(shù)字?jǐn)U展通信機(jī)制，在復(fù)雜環(huán)境和強(qiáng)干擾條件下，可以達(dá)到優(yōu)良的收發(fā)性能。外圍電路簡單，只需搭配MCU以及少數(shù)外圍被動器件。LT8900傳輸GFSK信號，發(fā)射功率約為2dBm，最大可以到6dBm。接收機(jī)采用低中頻結(jié)構(gòu)，接收靈敏度可以達(dá)到-87dBm。數(shù)字信道能量檢測可以隨時(shí)監(jiān)控信道質(zhì)量。 片上的發(fā)射接收FIFO寄存器可以和MCU進(jìn)行通信，存儲數(shù)據(jù)，然后以1Mbps數(shù)據(jù)率在空中傳輸。它內(nèi)置了CRC，F(xiàn)EC，auto-ack和重傳機(jī)制，可以大大簡化系統(tǒng)設(shè)計(jì)并優(yōu)化性能。 數(shù)字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個數(shù)字接口。 為了提高電池使用壽命，芯片在各個環(huán)節(jié)都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標(biāo)準(zhǔn)。
上傳時(shí)間： 2013-04-24
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FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開發(fā)成本。目前FPGA的功能越來越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來越大，內(nèi)部資源的種類也R益豐富，但同時(shí)也給測試帶來了困難，F(xiàn)PGA的發(fā)展對測試的要求越來越高，對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關(guān)盒布線資源的可測性設(shè)計(jì)，通過在FPGA內(nèi)部加入一條移位寄存器鏈對開關(guān)盒進(jìn)行配置編程，使得開關(guān)盒布線資源測試時(shí)間和測試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對FPGA芯片的使用不會造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測試，從FPGA最小的邏輯單元LC開始，首先得到一個LC的測試配置，再結(jié)合SLICE內(nèi)部兩個LC的連接關(guān)系得到一個SLICE邏輯單元的4種測試配置，并且采用陣列化的測試方案，同時(shí)測試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測試，測試的故障覆蓋率可達(dá)100％，測試配置由配套編程工具產(chǎn)生，測試取得了完滿的結(jié)果。
上傳時(shí)間： 2013-06-29
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對輸入信號的采集和輸出信號輸出)，電壓之間的轉(zhuǎn)換，對外圍芯片的驅(qū)動，完成對芯片的測試功能以及對芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個方面的內(nèi)容： 1.基于端口電路信號寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對觸發(fā)器級聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對芯片電路測試設(shè)計(jì)的要求。 4.對于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動大負(fù)載的功能。通過對管子尺寸的大小設(shè)置和驅(qū)動大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動電流達(dá)到170mA，而對應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動能力更加強(qiáng)大。
上傳時(shí)間： 2013-06-03
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第一章 概述 1.1 AVR 單片機(jī)GCC 開發(fā)概述 1.2 一個簡單的例子 1.3 用MAKEFILE 管理項(xiàng)目 1.4 開發(fā)環(huán)境的配置 1.5 實(shí)驗(yàn)板CA-M8 第二章 存儲器操作編程 2.1 AVR 單片機(jī)存儲器組織結(jié)構(gòu) 2.2 I/O 寄存器操作 2.3 SRAM 內(nèi)變量的使用 2.4 在程序中訪問FLASH 程序存儲器 2.5 EEPROM 數(shù)據(jù)存儲器操作 2.6 avr-gcc 段結(jié)構(gòu)與再定位 2.7 外部RAM 存儲器操作 2.8 堆應(yīng)用 第三章 GCC C 編譯器的使用 3.1 編譯基礎(chǔ) 3.2 生成靜態(tài)連接庫 第四章 AVR 功能模塊應(yīng)用實(shí)驗(yàn) 4.1 中斷服務(wù)程序 4.2 定時(shí)器/計(jì)數(shù)器應(yīng)用 4.3 看門狗應(yīng)用 4.4 UART 應(yīng)用 4.5 PWM 功能編程 4.6 模擬比較器 4.7 A/D 轉(zhuǎn)換模塊編程 4.8 數(shù)碼管顯示程序設(shè)計(jì) 4.9 鍵盤程序設(shè)計(jì) 4.10 蜂鳴器控制 第五章 使用C 語言標(biāo)準(zhǔn)I/O 流調(diào)試程序 5.1 avr-libc 標(biāo)準(zhǔn)I/O 流描述 5.2 利用標(biāo)準(zhǔn)I/0 流調(diào)試程序 5.3 最小化的格式化的打印函數(shù) 第六章 CA-M8 上實(shí)現(xiàn)AT89S52 編程器的實(shí)現(xiàn) 6.1 編程原理 6.2 LuckyProg2004 概述 6.3 AT989S52 isp 功能簡介 6.4 下位機(jī)程序設(shè)計(jì) 第七章 硬件TWI 端口編程 7.1 TWI 模塊概述 7.2 主控模式操作實(shí)時(shí)時(shí)鐘DS1307 7.3 兩個Mega8 間的TWI 通信 第八章 BootLoader 功能應(yīng)用 8.1 BootLoader 功能介紹 8.2 avr-libc 對BootLoader 的支持 8.3 BootLoader 應(yīng)用實(shí)例 8.4 基于LuckyProg2004 的BootLoader 程序 第九章 匯編語言支持 9.1 C 代碼中內(nèi)聯(lián)匯編程序 9.2 獨(dú)立的匯編語言支持 9.3 C 與匯編混合編程 第十章 C++語言支持
標(biāo)簽： AVR GCC 單片機(jī) 程序設(shè)計(jì)
上傳時(shí)間： 2013-08-01
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【經(jīng)典設(shè)計(jì)】VHDL源代碼下載～～ 其中經(jīng)典的設(shè)計(jì)有：【自動售貨機(jī)】、【電子鐘】、【紅綠燈交通信號系統(tǒng)】、【步進(jìn)電機(jī)定位控制系統(tǒng)】、【直流電機(jī)速度控制系統(tǒng)】、【計(jì)算器】、【點(diǎn)陣列LED顯示控制系統(tǒng)】 基本數(shù)字邏輯設(shè)計(jì)有：【鎖存器】、【多路選擇器】、【三態(tài)門】、【雙向輸入|輸出端口】、【內(nèi)部（緩沖）信號】、【編碼轉(zhuǎn)換】、【加法器】、【編碼器/譯碼器】、【4位乘法器】、【只讀存儲器】、【RSFF觸發(fā)器】、【DFF觸發(fā)器】、【JKFF觸發(fā)器】、【計(jì)數(shù)器】、【分頻器】、【寄存器】、【狀態(tài)機(jī)】
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數(shù)字信號處理是信息科學(xué)中近幾十年來發(fā)展最為迅速的學(xué)科之一.目前,數(shù)字信號處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域.而數(shù)字信號處理算法的硬件實(shí)現(xiàn)一般來講有三種方式:用于通用目的的可編程DSP芯片;用于特定目的的固定功能DSP芯片組和ASIC;可以由用戶編程的FPGA芯片.隨著微電子技術(shù)的發(fā)展,采用現(xiàn)場可編程門陣列FPGA進(jìn)行數(shù)字信號處理得到了飛速發(fā)展,FPGA正在越來越多地代替ASIC和PDSP用作前端數(shù)字信號處理的運(yùn)算.該文主要探討了基于FPGA數(shù)字信號處理的實(shí)現(xiàn).首先詳細(xì)闡述了數(shù)字信號處理的理論基礎(chǔ),重點(diǎn)討論了離散傅立葉變換算法原理,由于快速傅立葉變換算法在實(shí)際中得到了廣泛的應(yīng)用,該文給出了基-2FFT算法原理、討論了按時(shí)間抽取FFT算法的特點(diǎn).該論文對硬件描述語言的描述方法和風(fēng)格做了一定的探討,介紹了硬件描述語言的開發(fā)環(huán)境MAXPLUSII.在此基礎(chǔ)上,該論文詳細(xì)闡述了數(shù)字集成系統(tǒng)的高層次設(shè)計(jì)方法,討論了數(shù)字系統(tǒng)設(shè)計(jì)層次的劃分和數(shù)字系統(tǒng)的自頂向下的設(shè)計(jì)方法,探討了數(shù)字集成系統(tǒng)的系統(tǒng)級設(shè)計(jì)和寄存器傳輸級設(shè)計(jì),描述了數(shù)字集成系統(tǒng)的高層次綜合方法.最后該文描述了數(shù)字信號處理系統(tǒng)結(jié)構(gòu)的實(shí)現(xiàn)方法,指出常見的高速、實(shí)時(shí)信號處理系統(tǒng)的四種結(jié)構(gòu);由于FFT算法在數(shù)字信號處理中占有重要的地位,所以該文提出了用FPGA實(shí)現(xiàn)FFT的一種設(shè)計(jì)思想,給出了總體實(shí)現(xiàn)框圖;重點(diǎn)設(shè)計(jì)實(shí)現(xiàn)了FFT算法中的蝶形處理單元,采用了一種高效乘法器算法設(shè)計(jì)實(shí)現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器,從而提高了蝶形處理器的運(yùn)算速度,降低了運(yùn)算復(fù)雜度.
標(biāo)簽： FPGA 數(shù)字信號處理 中的應(yīng)用
上傳時(shí)間： 2013-05-23
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