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EV-DO

EVDO（EV-DO)實際上是三個單詞的縮寫：Evolution（演進）、DataOnly。其全稱為：CDMA20001xEV-DO，是CDMA20001x演進（3G)的一條路徑的一個階段。這一路徑有兩個發展階段，第一階段叫1xEV-DO，即“DataOnly”，它可以使運營商利用一個與IS-95或CDMA2000相同頻寬的CDMA載頻就可實現高達2.4Mbps的前向數據傳輸速率，已被國際電聯ITU接納為國際3G標準，并已具備商用化條件。第二階段叫1xEV-DV。1xEV-DV意為“DataandVoice”，它可以在一個CDMA載頻上同時支持話音和數據。

  • EW430-EV-WEB-5403.EXE

    EW430-EV-web-5403.exe

    標簽： 漢 光電 產品目錄 激光配件

    上傳時間： 2013-05-20

    上傳用戶：eeworm

  • EWARM-EV-WEB-511

    EWARM-EV-WEB-511

    標簽： 國巨 電阻

    上傳時間： 2013-07-30

    上傳用戶：eeworm

  • 兩輪電動車輛電驅動控制系統研究.rar

    論文針對兩輪電動車輛(EV)用稀土永磁(REPM)無刷同步電動機(SM)，分別進行了正弦波和方波兩種工作方式下的控制技術研究。論文在全面分析正弦波和方波無刷電機工作原理、調速控制方法及其性能特點的基礎上，分別對36VDC電動自行車和96VDC電動摩托車用稀土永磁無刷同步電動機進行了正弦波、方波驅動系統的構建和控制電路設計。 論文采用高集成度智能專用芯片與廉價的EEPROM配合作為核心控制單元，生成穩定的SPWM脈沖信號，構成36VDC正弦波驅動系統，其外圍電路簡單緊湊，克服了傳統SPWM信號產生方法中微處理機程序容易“跑飛”和模擬系統復雜的缺陷。同時，采用專用PWM調制芯片和硬件邏輯器件構成96VDC方波驅動系統，采用寬范圍輸入電壓的開關電源實現系統的控制供電，將直流電機系統常用的電流截止負反饋電路引入無刷電機驅動系統中，提高了大功率方波驅動系統的可靠性，其原理樣機性能穩定，負載電流可達30A。 兩種系統測試結果分析對比表明：相同結構的稀土永磁無刷同步電動機，采用正弦波或方波驅動控制各有利弊。正弦波驅動采用變頻調速，電機運行平穩，利用弱磁調速，還可實現超高速恒功率運行，但易于失步；而方波驅動采用PWM調壓調速，電機則具有良好的控制特性，機械特性較硬，起動轉矩大，車輛提速快，適于爬坡，但轉矩脈動較大。 綜上所述，采用方波驅動更適合于兩輪電動車輛的運行特點，論文介紹的方波驅動系統在電動車輛應用領域有著較好的發展前景。

    標簽： 電動車輛 驅動控制 系統研究

    上傳時間： 2013-04-24

    上傳用戶：yangbo69

  • 雙電機獨立驅動電動車穩定性控制研究與試驗車設計

    論文根據系統具體控制對象將多電機獨立驅動電動車的操穩性控制劃分為間接穩定性控制與直接穩定性控制兩大類，前者以優化車輪和路面的相對運動為目標;而后者直接以整車運動狀態參量為調節對象.針對雙電機前輪驅動EV，提出了基于自由輪轉速信息的驅動防滑控制.分析了汽車轉向過程的差速動力學原理，在Ackermann-Jeantand轉向側幾何模型下討論了理想差速過程中車輪驅/制動轉矩變化應滿足的條件.根據上述分析提出了一種雙模式轉矩分配電子差速器設計思路.分析了直接橫擺力偶矩的產生與簡化的轉矩分配方法.基于零側偏理想模型設計了雙電機EV的前饋直接橫擺力偶矩控制器并進行數值仿真，結果顯示該方法能一定程度改善操穩性，但控制效果受系統非線性影響較大.提出應用隱模型跟蹤最優控制理論的DYC控制策略，設計了控制器并進行仿真計算，證明此控制方法能在降低質心側偏的同時保證橫擺角速度響應的穩定、平滑、快速，并能適應不同路面情況.通過仿真討論前驅動或后驅動布局與DYC控制效果的關系以及系統對汽車質心參數變化的適應性.設計并改裝了雙電機前輪獨立驅動試驗車.初步試車中該車轉向與加速皆運行良好，以此為基礎未來可進行控制策略實車測試.

    標簽： 電機 獨立 控制研究 電動車

    上傳時間： 2013-04-24

    上傳用戶：LSPSL

  • serial_COM

    串口通訊大師源代碼，相互學習嘛，蠻不錯的rs232調試程序-Serial communication master source code and learn from each other do

    標簽： serial_COM

    上傳時間： 2013-07-06

    上傳用戶：zhangjt

  • 基于FPGA的8位增強型CPU設計與驗證

    隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。

    標簽： FPGA CPU 8位 增強型

    上傳時間： 2013-04-24

    上傳用戶：jlyaccounts

  • 基于DSP的在線式UPS智能監測系統

    ·摘要：  基于DSP的在線式UPS智能監測系統,采用TMS320LF2407A實現.其ADC模塊采集UPS現場電壓、電流、負載等信息.EV捕獲單元捕獲市電,逆變器的頻率.SCI負責PC機與UPS現場的數據通訊,傳送UPS運行情況及參數.帶觸摸屏的NS320240A實現UPS現場實時監測.并用EEPROM保存記錄,由蜂鳴器對異常報警.  

    標簽： DSP UPS 智能監測

    上傳時間： 2013-07-01

    上傳用戶：VRMMO

  • H.264白皮書的代碼

    ·詳細說明：是H.264白皮書的代碼，用于視頻壓縮與解壓縮，有一定的利用價值。 文件列表:   h.264標準文檔及jm   .................\h.264-avc reference software decoder.doc   .................\h.264-avc reference software encoder.do

    標簽： 264 白皮書 代碼

    上傳時間： 2013-07-08

    上傳用戶：牛津鞋

  • ewavr511b_full+Keygen

    1.運行IARID.EXE，獲取ID號 2.右鍵編輯"Do it.bat"，將其中ID改為IARID.EXE中獲取到的ID，注意0x后面5個字符中如果有小寫字母需要改為大寫,如0x02dt5需要改為0x02DT5； 3.保存該文件，運行后生成一個avrsn.txt文件，在該文件中查找"AVR"，對應的序列號及License即為安裝時所需注冊內容。

    標簽： b_full Keygen ewavr 511

    上傳時間： 2013-06-12

    上傳用戶：laozhanshi111

  • Verilog編碼中的非阻塞性賦值

      One of the most misunderstood constructs in the Verilog language is the nonblockingassignment. Even very experienced Verilog designers do not fully understand how nonblockingassignments are scheduled in an IEEE compliant Verilog simulator and do not understand whenand why nonblocking assignments should be used. This paper details how Verilog blocking andnonblocking assignments are scheduled, gives important coding guidelines to infer correctsynthesizable logic and details coding styles to avoid Verilog simulation race conditions

    標簽： Verilog 編碼 非阻塞性賦值

    上傳時間： 2013-10-17

    上傳用戶：tb_6877751

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