數字存儲示波器(DSO)上世紀八十年代開始出現,由于當時它的帶寬和分辨率較低,實時性較差,沒有具備模擬示波器的某些特點,因此并沒有受到人們的重視。隨著數字電路、大規模集成電路及微處理器技術的發展,尤其是高速模/數(A/D)轉換器及半導體存儲器(RAM)的發展,數字存儲示波器的采樣速率和實時性能得到了很大的提高,在工程測量中,越來越多的工程師用DSO來替代模擬示波器。 本文介紹了一款雙通道采樣速率達1GHz,分辨率為8Bits,實時帶寬為200MHz數字存儲示波器的研制。通過對具體功能和技術指標的分析,提出了FPGA+ARM架構的技術方案。然后,本文分模塊詳細敘述了整機系統中部分模塊,包括前端高速A/D轉換器和FPGA的硬件模塊設計,數據處理模塊軟件的設計,以及DSO的GPIB擴展接口邏輯模塊的設計。 本文在分析了傳統DSO架構的基礎上,提出了本系統的設計思想和實現方案。在高速A/D選擇上,國家半導體公司2005年推出的雙通道采樣速率達500MHz高速A/D轉換器芯片ADC08D500,利用其雙邊沿采樣模式(DES)實現對單通道1GHz的采樣速率,并且用Xilinx公司Spraten-3E系列FPGA作為數據緩沖單元和存儲單元,提高了系統的集成度和穩定性。其中,FPGA緩沖單元完成對不同時基情況下多通道數據的抽取,處理單元完成對數據正弦內插的計算,而DSO中其余數據處理功能包括數字濾波和FFT設計在后端的ARM內完成。DSO中常用的GPIB接口放在FPGA內集成,不僅充分利用了FPGA內豐富的邏輯資源,而且降低了整機成本,也減少了電路規模。 最后,利用ChipscopePro工具對采樣系統進行調試,并分析了數據中的壞數據產生的原因,提出了解決方案, 并給出了FPGA接收高速A/D的正確數據。
上傳時間: 2013-07-07
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目前的國內的CCD高清攝相頭能夠輸出一組視頻信號和數字圖像信號,雖然視頻信號能夠直接在監視器顯示,但是輸出的數字圖像信號占用存儲空間太大,不便于進行傳輸。本文設計了一種基于FPGA的數字圖像壓縮卡。 在過去的十幾年中,國際標準化組織制訂了一系列的國際視頻編碼標準并廣泛應用到各種領域。It.264/AVC是ITU-T和ISO聯合推出的新標準,采用了近幾年視頻編碼方面的先進技術,以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 新發展的H.264/AVC比原有的視頻編碼標準大幅度提高了編碼效率,但其運算復雜度也大大增加,本文簡要分析了H.264/AVC的復雜度及其優化的途徑,給出了主要模塊的優化算法實驗結果。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案,主要不同有:增強的運動預測能力,準確匹配的較小塊變換,自適應環內濾波器,增強的熵編碼。測試結果表明這些新特征使H.264/AVC編碼器提高50%編碼效率的同時,增加了一個數量級的復雜度。實際中恰當地使用H.264/AVC編碼工具可以較低的實現復雜度得到與復雜配置相當的編碼效率。故實際編碼系統開發需要在運算復雜性和編碼效率之間進行折衷、兼顧考慮。H.264/AVC引入的新編碼特征既增加基本模塊的復雜度,也成倍增加算法的復雜度。針對它們的作用和實現方法的不同,可采用不同的硬件實現方法。本文基于上述思路進行優化,具體的工作包括:針對去塊濾波的復雜性,本文提出一種適合硬件實現的算法,使其在節省了資源的同時,很好的達到了標準所定義的性能。針對變換量化的復雜性,本文提出一種既滿足整體的硬件流水結構,又極大的降低了硬件資源的實現方法。針對碼率控制的實現,本文提出了一種有別于傳統實現方式的算法,在保證實時性的同時,極大的提高了編碼器的性能。本文基于上述算法還進行Baseline Profile編碼器的研究,給出了一種實時編碼器結構,實現了對高清圖像格式(720P)的實時編碼,并將其和當前業界先進水平進行了對比,表明本文所實現得結構能夠達到當前業界的先進水平。
上傳時間: 2013-07-23
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研制發射微小衛星,是我國利用空間技術服務經濟建設、造福人類的重要途徑?,F代微小衛星在短短20年里能取得長足的發展,主要取決于微小衛星自身的一系列特點:重量輕,體積小,成本低,性能高,安全可靠,發射方便、快捷靈活等。在衛星通信系統中,由于傳輸信道的多徑和各種噪聲的影響,信號在接收端會引起差錯,通過信道編碼環節,可對這些不可避免的差錯進行檢測和糾正。 在微小衛星通信鏈路中,信道編碼器的任務是差錯控制。本文采用符合空間數據系統咨詢委員會CCSDS標準的鏈接碼進行信道編碼,即內碼為(2,1,6)的卷積碼,外碼為(255,223)的RS碼,中間進行交織操作。其中,里德-索羅蒙碼(簡稱RS碼)是一種重要的非二進制BCH碼,是分組碼中糾錯能力最強的糾錯碼,一次可以糾正多個突發錯誤,廣泛地用于空間通信中。 本文針對南京航空航天大學自行研制的微小衛星通信分系統的技術要求,在用SystemView和C語言仿真的基礎上,用硬件描述語言Verilog設計了RS(255,223)編碼器和譯碼器,使用Modelsim軟件進行了功能仿真,并通過Xilinx公司的軟件ISE對設計進行綜合、布局布線,最后生成可下載的比特流文件下載到Xilinx公司的型號為XC3S2000的FPGA芯片中,完成了電路的設計并實現了編碼譯碼的功能,表明本文設計的信道編解碼器的正確性和實用性,滿足了微小衛星通信分系統的技術要求。
上傳時間: 2013-08-01
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可靠通信要求消息從信源到信宿盡量無誤傳輸,這就要求通信系統具有很好的糾錯能力,如使用差錯控制編碼。自仙農定理提出以來,先后有許多糾錯編碼被相繼提出,例如漢明碼,BCH碼和RS碼等,而C。Berrou等人于1993年提出的Turbo碼以其優異的糾錯性能成為通信界的一個里程碑。 然而,Turbo碼迭代譯碼復雜度大,導致其譯碼延時大,故而在工程中的應用受到一定限制,而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實現一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲器的并行子交織器解決方法,很好地解決了并行訪問存儲器沖突的問題。 本論文在現場可編程門陣列(FPGA)平臺上實現了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實現的并行Turbo編譯碼器在時鐘頻率為33MHz,幀長為1024比特,并行子譯碼器數和最大迭代次數均為4時,可支持8.2Mbps的編譯碼數掘吞吐量,而譯碼時延小于124us。本文還使用EP2C35FPGA芯片設計了系統開發板。該開發板可提供高速以太網MAC/PHY和PCI接口,很好地滿足了通信系統需求。系統測試結果表明,本文所實現的并行Turbo編譯碼器及其開發板運行正確、有效且可靠。 本論文主要分為五章,第一章為緒論,介紹Turbo碼背景和硬件實現相關技術。第二章為基于幀分裂和歸零的并行Turbo編碼的設計與實現,分別介紹了編碼器和譯碼器的RTL設計,還提出了一種基于多端口存儲器的并行子交織器和解交織器設計。第三章討論了使用NIOS處理器的SOC架構,使用SOC架構處理系統和基于NIOSII處理器和uC/0S一2操作系統的架構。第四章介紹了FPGA系統開發板設計與調試的一些工作。最后一章為本文總結及其展望。
上傳時間: 2013-04-24
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8051處理器自誕生起近30年來,一直都是嵌入式應用的主流處理器,不同規模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產品。該處理器極具靈活性,可讓開發者自行定義部分指令,量身訂制所需的功能模塊和外設接口,而且有標準版和經濟版等多種版本可供選擇,可讓設計人員各取所需,實現更高性價比的結構。如此多的優越性使得8051處理器牢固地占據著龐大的應用市場,因此研究和發展8051及與其兼容的接口具有極大的應用前景。在眾多8051的外設接口中,I2C總線接口扮演著重要的角色。通用的12C接口器件,如帶12C總線的RAM,ROM,AD/DA,LCD驅動器等,越來越多地應用于計算機及自動控制系統中。因此,本論文的根本目的就是針對如何在8051內核上擴展I2C外設接口進行較深入的研究。 本課題項目采用可編程技術來開發805l核以及12C接口。由于8051內核指令集相容,我們能借助在現有架構方面的經驗,發揮現有的大量代碼和工具的優勢,較快地完成設計。在8051核模塊里,我們主要實現中央處理器、程序存儲器、數據存儲器、定時/計數器、并行接口、串行接口和中斷系統等七大單元及數據總線、地址總線和控制總線等三大總線,這些都是標準8051核所具有的模塊。在其之上我們再嵌入12C的串行通信模塊,采用自下而上的方法,逐次實現一位的收發、一個字節的收發、一個命令的收發,直至實現I2C的整個通信協議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設備TMPl01來驗證。本課題的最終目的是可編程邏輯器件實現的8051核成功并高效地控制擴展的12C接口與從設備TMPl01通信。 用EP2C35F672C6芯片開發的12C接口,數據的傳輸速率由該芯片嵌入8051微處理的時鐘頻率決定。經測試其傳輸速率可達普通速率和快速速率。 目前集成了該12C接口的8051核已經在工作中投入使用,主要用于POS設備的用戶數據加密及對設備溫度的實時控制。雖然該設備尚未大批量投產,但它已成功通過PCI(PaymentCardIndustry)協會認證。
上傳時間: 2013-06-18
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09電賽論文(陜西 湖北 江蘇 四川賽區)
上傳時間: 2013-07-25
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Wolfgang Mauerer,資深Linux專家,有數十年Linux開發經驗。從1997年最初發表關于內核的系列文章開始,他就醉心于解釋Linux核心的內部機制、編寫相關的文檔。此外,他還著有LaTeX排版方面的圖書,其撰寫的大量文章已經被翻譯成7種語言。
上傳時間: 2013-07-17
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基于FPGA的靜止圖像壓縮系統的研究-JPEG編碼器的設計電力電子與電力傳動數字圖像在人們生活中的應用越來越廣泛,由于原始圖像數據量比較大,因此數字圖像壓縮技術逐漸成為圖像應用的一個核心環節。在數字圖像壓縮領域,國際標準化組織于1992年推出的JPEG標準應用最為廣泛。 本文基于FPGA設計了JPEG圖像壓縮系統,通過改進算法,優化結構,在合理的利用硬件資源的條件下,有效的挖掘出算法內部的并行性。改進了DCT變換算法,設計了并行查找表結構的乘法器,采用了流水線優化算法來解決時間并行性問題,提高了DCT模塊的運算速度。依據Huffman編碼表的規律性,采用并行查找表結構,用較少的存儲單元完成了Huffman編碼運算,同時提高了編碼速度。整個設計通過EDA軟件進行了邏輯綜合及功能與時序仿真。綜合和仿真結果表明,本文提出的算法在速度和資源利用方面均達到了較好的狀態,可滿足實時JPEG圖像壓縮的要求。 設計了一個硬件開發平臺,對JPEG圖像壓縮系統進行了驗證。硬件平臺上使用ADV7181B來實現AD轉換;使用TI公司TMS320C6416型DSP芯片實現了系統配置以及通過PCI接口與上位機PC的實現數據交換;使用Microsoft VC++6.0開發平臺開發了系統控制軟件平臺,實現對整個壓縮系統的控制。
上傳時間: 2013-05-24
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汽車工業在國民經濟增長中發揮著越來越重要的作用。近幾年,雖然我國的汽車工業已經得到了飛速的發展,但汽車ECU(Electronic Control Unit)的設計制造一直無法實現國產化,嚴重制約了汽車工業的發展。針對這個現狀,本課題對于ECU的設計進行了初步研究。首次嘗試了基于SOPC技術的ECU系統設計,并利用dSPACE實時仿真發動機,完成了ECU的硬件在回路仿真,對控制效果進行了測試和分析。 目前,市場上的ECU系統都是基于專用單片機的。本文首先對現有的汽車發動機控制器結構進行了分析比較,總結出ECU的主要組成部件;而后通過各類方案的對比,確定了本課題采用基于FPGA的嵌入NIOS Ⅱ軟核的SOPC技術方案。 之后,進行了汽車發動機模型搭建和控制算法的設計。發動機模型以Hendricks提出的均值模型為基礎,參考mathworks公司的發動機建模方案進行設計。并在該模型基礎上,參考Fekete提出的針對多缸發動機的基于模型的空燃比控制策略和mathworks發動機控制方案,建立了以控制空燃比為核心的發動機噴油控制算法。并通過simulink的仿真,驗證了模型和算法的合理有效性。 基于系統設計總體方案,完成了ECU硬件電路設計,并在該系統中完成了上述算法的移植和優化。最后,利用dSPACE實時仿真發動機,進行ECU的硬件在回路仿真,對本文設計的ECU系統進行了測試。證實了該ECU方案在空燃比控制方面取得了較好的效果。 本論文以大量的圖示形式介紹了發動機模型和系統軟硬件設計,使得系統結構和軟件流程等一目了然,淺顯易懂。同時論文中采用的基于SOPC技術的ECU設計具有一定創新性,對于其他ECU系統的開發和設計具有一定指導意義。
上傳時間: 2013-07-11
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華為項目管理工具與模板運用 2011年3月10-12日 深圳 2011年3月17-19日 上海 2011年3月24-26日 北京 【主辦單位】(www.peixun168.com) 【收費標準】3800元/ 人(包括資料費、午餐及上下午茶點等) 【課程時間】3天(6小時/天) 【培訓對象】企事業單位執行層,包括項目總監、部門經理、高級項目經理、項目團隊成員等。 【報名電話】021-51872644 林先生 【報名郵箱】646206694@qq.com 【溫馨提示】本課程可為企業提供上門內訓服務,歡迎來電咨詢! 課程背景 本次培訓是為了使項目經理和項目組成員掌握現代項目管理知識在項目中的應用。了解項目管理,掌握相關的項目管理工具在項目中怎么運用?如何制定項目目標?如何進行工作分解?如何制定項目管理計劃?如何制定項目控制計劃?如何制定項目責任矩陣?如何制定項目管理溝通計劃?如何制定項目風險管理計劃?等等。 作為項目管理實戰系列培訓,在培訓期間每個小組選擇一個項目進行實操,從項目如何啟動、如何做項目計劃、如何做項目實施,如何做項目控制,如何對項目進行收尾,進行全面實戰的演練。老師指導項目完成,并對項目中出現的問題進行實時指導。 我們強調課堂中互動式的交流,同時我們將提供一些練習,并要求參與者進行案例分析、情景演練。我們也會將項目管理中常見的一些問題提出來與大家一起討論。
上傳時間: 2013-06-10
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