作為電子類專業(yè)學(xué)生,實(shí)驗(yàn)是提高學(xué)生對(duì)所學(xué)知識(shí)的印象以及發(fā)現(xiàn)問題和解決問題的能力,增加學(xué)生動(dòng)手能力的必須環(huán)節(jié)。本設(shè)計(jì)的目的就是開發(fā)一套滿足學(xué)生實(shí)驗(yàn)需求的信號(hào)源,基于此目的本信號(hào)源并不需要突出的性能,但經(jīng)濟(jì)上要求低成本,同時(shí)要求操作簡單,能夠輸出多種波形,并且利于學(xué)生在此平臺(tái)上認(rèn)識(shí)信號(hào)源原理,同時(shí)方便在此平臺(tái)上進(jìn)行拓展開發(fā)。 設(shè)計(jì)中運(yùn)用虛擬儀器技術(shù)將計(jì)算機(jī)屏幕作為儀器面板,采用EPP接口,同時(shí)在FPGA上開發(fā)控制電路,為后續(xù)開發(fā)留下了空間,同時(shí)節(jié)省了成本。本設(shè)計(jì)采用地址線16位,數(shù)據(jù)線12位的靜態(tài)RAM作為信號(hào)源的波形存儲(chǔ)器,后端采用兩種濾波類型對(duì)需要濾波的信號(hào)進(jìn)行濾波。啟動(dòng)信號(hào)時(shí)軟件需要先將波形數(shù)據(jù)預(yù)存在存儲(chǔ)器中便于調(diào)用,最后得到的結(jié)果基本滿足教學(xué)實(shí)驗(yàn)的需求。 本文結(jié)構(gòu)上首先介紹了直接采用DDS芯片制作信號(hào)源的利弊,及作者采用這種設(shè)計(jì)的初衷,然后介紹了信號(hào)源的整體結(jié)構(gòu),總體模塊。以下章節(jié)首先介紹FPGA內(nèi)部設(shè)計(jì),包括總體結(jié)構(gòu)和幾大部分模塊,包括:時(shí)鐘產(chǎn)生電路,相位累加器,數(shù)據(jù)輸入控制電路,濾波器控制電路,信號(hào)源啟動(dòng)控制電路。 然后介紹了其他模塊的設(shè)計(jì),包括存儲(chǔ)器選擇,幅度控制電路的設(shè)計(jì)以及濾波器電路的設(shè)計(jì),本設(shè)計(jì)的幅度控制采用兩級(jí)DA級(jí)聯(lián),以及后端電阻分壓網(wǎng)絡(luò)調(diào)節(jié)的方式進(jìn)行設(shè)計(jì),提高了幅度調(diào)節(jié)的范圍。對(duì)于濾波器的設(shè)計(jì),依據(jù)不同的信號(hào)頻率,分成了4個(gè)部分,對(duì)于500K以下的信號(hào)采用的是二階巴特沃斯有源低通濾波,對(duì)于500K以上至5M以下信號(hào)采用的五階RC低通濾波器。 在軟件設(shè)計(jì)部分,分成兩個(gè)部分,對(duì)于底層驅(qū)動(dòng)程序采用以Labwindows/CVI為平臺(tái)進(jìn)行開發(fā),利用其編譯和執(zhí)行速度快,并且和LabVIEW能夠很好連接的特性。對(duì)于上層控制軟件,采用以LabVIEW為平臺(tái)進(jìn)行開發(fā),充分利用其圖化設(shè)計(jì),易于擴(kuò)展。 論文最后對(duì)所做工作進(jìn)行了總結(jié),提出了進(jìn)一步改進(jìn)的方向。
標(biāo)簽:
FPGA
DDS
信號(hào)源
上傳時(shí)間:
2013-04-24
上傳用戶:afeiafei309