CPLD最小系統(tǒng)設(shè)計(jì)
標(biāo)簽： CPLD 最小系統(tǒng) 原理圖
上傳時(shí)間： 2013-12-23
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NIOS教程1---建立一個(gè)最小系統(tǒng)
標(biāo)簽： NIOS 教程 最小系統(tǒng)
上傳時(shí)間： 2013-10-31
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XAPP520將符合2.5V和3.3V I/O標(biāo)準(zhǔn)的7系列FPGA高性能I/O Bank進(jìn)行連接 The I/Os in Xilinx® 7 series FPGAs are classified as either high range (HR) or high performance (HP) banks. HR I/O banks can be operated from 1.2V to 3.3V, whereas HP I/O banks are optimized for operation between 1.2V and 1.8V. In circumstances that require an HP 1.8V I/O bank to interface with 2.5V or 3.3V logic, a range of options can be deployed. This application note describes methodologies for interfacing 7 series HP I/O banks with 2.5V and 3.3V systems
上傳時(shí)間： 2013-11-06
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提出了一種基于FPGA的多級(jí)小波逆變換的高速、實(shí)時(shí)的硬件解決方案。仿真驗(yàn)證表明本方案能夠滿足連續(xù)輸入的數(shù)據(jù)進(jìn)行實(shí)時(shí)處理的要求,并且所設(shè)計(jì)的系統(tǒng)具有功耗低、成本低等優(yōu)點(diǎn)。
標(biāo)簽： 多級(jí) 小波逆變換 實(shí)時(shí)系統(tǒng) 方案
上傳時(shí)間： 2013-12-20
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在 PCB 設(shè)計(jì)中，布線是完成產(chǎn)品設(shè)計(jì)的重要步驟，可以說(shuō)前面的準(zhǔn)備工作都是為它而做的， 在整個(gè) PCB 中，以布線的設(shè)計(jì)過(guò)程限定最高，技巧最細(xì)、工作量最大。PCB 布線有單面布線、 雙面布線及多層布線。布線的方式也有兩種：自動(dòng)布線及交互式布線，在自動(dòng)布線之前， 可以用交互式預(yù)先對(duì)要求比較嚴(yán)格的線進(jìn)行布線，輸入端與輸出端的邊線應(yīng)避免相鄰平行， 以免產(chǎn)生反射干擾。必要時(shí)應(yīng)加地線隔離，兩相鄰層的布線要互相垂直，平行容易產(chǎn)生寄生耦合。 目 錄 高速 PCB 設(shè)計(jì)指南之一 高速 PCB 設(shè)計(jì)指南之二 PCB Layout指南(上) PCB Layout指南(下) PCB 設(shè)計(jì)的一般原則 PCB 設(shè)計(jì)基礎(chǔ)知識(shí) PCB 設(shè)計(jì)基本概念 pcb 設(shè)計(jì)注意事項(xiàng) PCB 設(shè)計(jì)幾點(diǎn)體會(huì) PCB LAYOUT 技術(shù)大全 PCB 和電子產(chǎn)品設(shè)計(jì) PCB 電路版圖設(shè)計(jì)的常見(jiàn)問(wèn)題 PCB 設(shè)計(jì)中格點(diǎn)的設(shè)置 新手設(shè)計(jì) PCB 注意事項(xiàng) 怎樣做一塊好的 PCB 板 射頻電路 PCB 設(shè)計(jì) 設(shè)計(jì)技巧整理 用 PROTEL99 制作印刷電路版的基本流程 用 PROTEL99SE 布線的基本流程 蛇形走線有什么作用 封裝小知識(shí) 典型的焊盤(pán)直徑和最大導(dǎo)線寬度的關(guān)系 新手上路認(rèn)識(shí) PCB 新手上路認(rèn)識(shí) PCB< ;二>
上傳時(shí)間： 2013-10-26
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目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
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摘要: 串行傳輸技術(shù)具有更高的傳輸速率和更低的設(shè)計(jì)成本, 已成為業(yè)界首選, 被廣泛應(yīng)用于高速通信領(lǐng)域。提出了一種新的高速串行傳輸接口的設(shè)計(jì)方案, 改進(jìn)了Aurora 協(xié)議數(shù)據(jù)幀格式定義的弊端, 并采用高速串行收發(fā)器Rocket I/O, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps的高速串行傳輸。關(guān)鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協(xié)議 為促使FPGA 芯片與串行傳輸技術(shù)更好地結(jié)合以滿足市場(chǎng)需求, Xilinx 公司適時(shí)推出了內(nèi)嵌高速串行收發(fā)器RocketI/O 的Virtex II Pro 系列FPGA 和可升級(jí)的小型鏈路層協(xié)議———Aurora 協(xié)議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時(shí)鐘生成及恢復(fù)等功能, 可以理想地適用于芯片之間或背板的高速串行數(shù)據(jù)傳輸。Aurora 協(xié)議是為專有上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的第一款串行互連協(xié)議, 可用于高速線性通路之間的點(diǎn)到點(diǎn)串行數(shù)據(jù)傳輸, 同時(shí)其可擴(kuò)展的帶寬, 為系統(tǒng)設(shè)計(jì)人員提供了所需要的靈活性[4]。但該協(xié)議幀格式的定義存在弊端,會(huì)導(dǎo)致系統(tǒng)資源的浪費(fèi)。本文提出的設(shè)計(jì)方案可以改進(jìn)Aurora 協(xié)議的固有缺陷,提高系統(tǒng)性能, 實(shí)現(xiàn)數(shù)據(jù)率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應(yīng)用前景。
標(biāo)簽： Rocket 2.5 高速串行 收發(fā)器
上傳時(shí)間： 2013-10-13
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PCB 布線原則連線精簡(jiǎn)原則連線要精簡(jiǎn)，盡可能短，盡量少拐彎，力求線條簡(jiǎn)單明了，特別是在高頻回路中，當(dāng)然為了達(dá)到阻抗匹配而需要進(jìn)行特殊延長(zhǎng)的線就例外了，例如蛇行走線等。安全載流原則銅線的寬度應(yīng)以自己所能承載的電流為基礎(chǔ)進(jìn)行設(shè)計(jì)，銅線的載流能力取決于以下因素：線寬、線厚（銅鉑厚度）、允許溫升等，下表給出了銅導(dǎo)線的寬度和導(dǎo)線面積以及導(dǎo)電電流的關(guān)系（軍品標(biāo)準(zhǔn)），可以根據(jù)這個(gè)基本的關(guān)系對(duì)導(dǎo)線寬度進(jìn)行適當(dāng)?shù)目紤]。印制導(dǎo)線最大允許工作電流（導(dǎo)線厚50um，允許溫升10℃）導(dǎo)線寬度（Mil） 導(dǎo)線電流（A） 其中:K 為修正系數(shù)，一般覆銅線在內(nèi)層時(shí)取0.024，在外層時(shí)取0.048；T 為最大溫升，單位為℃;A 為覆銅線的截面積，單位為mil（不是mm，注意）；I 為允許的最大電流，單位是A。電磁抗干擾原則電磁抗干擾原則涉及的知識(shí)點(diǎn)比較多，例如銅膜線的拐彎處應(yīng)為圓角或斜角（因?yàn)楦哳l時(shí)直角或者尖角的拐彎會(huì)影響電氣性能）雙面板兩面的導(dǎo)線應(yīng)互相垂直、斜交或者彎曲走線，盡量避免平行走線，減小寄生耦合等。一、 通常一個(gè)電子系統(tǒng)中有各種不同的地線，如數(shù)字地、邏輯地、系統(tǒng)地、機(jī)殼地等，地線的設(shè)計(jì)原則如下：1、 正確的單點(diǎn)和多點(diǎn)接地在低頻電路中，信號(hào)的工作頻率小于1MHZ，它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對(duì)干擾影響較大，因而應(yīng)采用一點(diǎn)接地。當(dāng)信號(hào)工作頻率大于10MHZ 時(shí)，如果采用一點(diǎn)接地，其地線的長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1/20，否則應(yīng)采用多點(diǎn)接地法。2、 數(shù)字地與模擬地分開(kāi)若線路板上既有邏輯電路又有線性電路，應(yīng)盡量使它們分開(kāi)。一般數(shù)字電路的抗干擾能力比較強(qiáng)，例如TTL 電路的噪聲容限為0.4~0.6V，CMOS 電路的噪聲容限為電源電壓的0.3~0.45 倍，而模擬電路只要有很小的噪聲就足以使其工作不正常，所以這兩類電路應(yīng)該分開(kāi)布局布線。3、 接地線應(yīng)盡量加粗若接地線用很細(xì)的線條，則接地電位會(huì)隨電流的變化而變化，使抗噪性能降低。因此應(yīng)將地線加粗，使它能通過(guò)三倍于印制板上的允許電流。如有可能，接地線應(yīng)在2~3mm 以上。4、 接地線構(gòu)成閉環(huán)路只由數(shù)字電路組成的印制板，其接地電路布成環(huán)路大多能提高抗噪聲能力。因?yàn)榄h(huán)形地線可以減小接地電阻，從而減小接地電位差。二、 配置退藕電容PCB 設(shè)計(jì)的常規(guī)做法之一是在印刷板的各個(gè)關(guān)鍵部位配置適當(dāng)?shù)耐伺弘娙荩伺弘娙莸囊话闩渲迷瓌t是：?電電源的輸入端跨½10~100uf的的電解電容器，如果印制電路板的位置允許，采Ó100uf以以上的電解電容器抗干擾效果會(huì)更好¡���?原原則上每個(gè)集成電路芯片都應(yīng)布置一¸0.01uf~`0.1uf的的瓷片電容，如遇印制板空隙不夠，可Ã4~8個(gè)個(gè)芯片布置一¸1~10uf的的鉭電容（最好不用電解電容，電解電容是兩層薄膜卷起來(lái)的，這種卷起來(lái)的結(jié)構(gòu)在高頻時(shí)表現(xiàn)為電感，最好使用鉭電容或聚碳酸醞電容）。���?對(duì)對(duì)于抗噪能力弱、關(guān)斷時(shí)電源變化大的器件，ÈRA、¡ROM存存儲(chǔ)器件，應(yīng)在芯片的電源線和地線之間直接接入退藕電容¡���?電電容引線不能太長(zhǎng)，尤其是高頻旁路電容不能有引線¡三¡過(guò)過(guò)孔設(shè)¼在高ËPCB設(shè)設(shè)計(jì)中，看似簡(jiǎn)單的過(guò)孔也往往會(huì)給電路的設(shè)計(jì)帶來(lái)很大的負(fù)面效應(yīng)，為了減小過(guò)孔的寄生效應(yīng)帶來(lái)的不利影響，在設(shè)計(jì)中可以盡量做到£���?從從成本和信號(hào)質(zhì)量?jī)煞矫鎭?lái)考慮，選擇合理尺寸的過(guò)孔大小。例如¶6- 10層層的內(nèi)存模¿PCB設(shè)設(shè)計(jì)來(lái)說(shuō)，選Ó10/20mi（（鉆¿焊焊盤(pán)）的過(guò)孔較好，對(duì)于一些高密度的小尺寸的板子，也可以嘗試使Ó8/18Mil的的過(guò)孔。在目前技術(shù)條件下，很難使用更小尺寸的過(guò)孔了（當(dāng)孔的深度超過(guò)鉆孔直徑µ6倍倍時(shí)，就無(wú)法保證孔壁能均勻鍍銅）；對(duì)于電源或地線的過(guò)孔則可以考慮使用較大尺寸，以減小阻抗¡���?使使用較薄µPCB板板有利于減小過(guò)孔的兩種寄生參數(shù)¡���? PCB板板上的信號(hào)走線盡量不換層，即盡量不要使用不必要的過(guò)孔¡���?電電源和地的管腳要就近打過(guò)孔，過(guò)孔和管腳之間的引線越短越好¡���?在在信號(hào)換層的過(guò)孔附近放置一些接地的過(guò)孔，以便為信號(hào)提供最近的回路。甚至可以ÔPCB板板上大量放置一些多余的接地過(guò)孔¡四¡降降低噪聲與電磁干擾的一些經(jīng)Ñ?能能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方¡?可可用串一個(gè)電阻的方法，降低控制電路上下沿跳變速率¡?盡盡量為繼電器等提供某種形式的阻尼，ÈRC設(shè)設(shè)置電流阻尼¡?使使用滿足系統(tǒng)要求的最低頻率時(shí)鐘¡?時(shí)時(shí)鐘應(yīng)盡量靠近到用該時(shí)鐘的器件，石英晶體振蕩器的外殼要接地¡?用用地線將時(shí)鐘區(qū)圈起來(lái)，時(shí)鐘線盡量短¡?石石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線¡?時(shí)時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)ÀI/O線線和接插件¡?時(shí)時(shí)鐘線垂直ÓI/O線線比平行ÓI/O線線干擾小¡? I/O驅(qū)驅(qū)動(dòng)電路盡量靠½PCB板板邊，讓其盡快離¿PC。。對(duì)進(jìn)ÈPCB的的信號(hào)要加濾波，從高噪聲區(qū)來(lái)的信號(hào)也要加濾波，同時(shí)用串終端電阻的辦法，減小信號(hào)反射¡? MCU無(wú)無(wú)用端要接高，或接地，或定義成輸出端，集成電路上該接電源、地的端都要接，不要懸空¡?閑閑置不用的門(mén)電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端¡?印印制板盡量使Ó45折折線而不Ó90折折線布線，以減小高頻信號(hào)對(duì)外的發(fā)射與耦合¡?印印制板按頻率和電流開(kāi)關(guān)特性分區(qū)，噪聲元件與非噪聲元件呀距離再遠(yuǎn)一些¡?單單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地、電源線、地線盡量粗¡?模模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線，特別是時(shí)鐘¡?對(duì)¶A/D類類器件，數(shù)字部分與模擬部分不要交叉¡?元元件引腳盡量短，去藕電容引腳盡量短¡?關(guān)關(guān)鍵的線要盡量粗，并在兩邊加上保護(hù)地，高速線要短要直¡?對(duì)對(duì)噪聲敏感的線不要與大電流，高速開(kāi)關(guān)線并行¡?弱弱信號(hào)電路，低頻電路周?chē)灰纬呻娏鳝h(huán)路¡?任任何信號(hào)都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小¡?每每個(gè)集成電路有一個(gè)去藕電容。每個(gè)電解電容邊上都要加一個(gè)小的高頻旁路電容¡?用用大容量的鉭電容或聚酷電容而不用電解電容做電路充放電儲(chǔ)能電容，使用管狀電容時(shí)，外殼要接地¡?對(duì)對(duì)干擾十分敏感的信號(hào)線要設(shè)置包地，可以有效地抑制串?dāng)_¡?信信號(hào)在印刷板上傳輸，其延遲時(shí)間不應(yīng)大于所有器件的標(biāo)稱延遲時(shí)間¡環(huán)境效應(yīng)原Ô要注意所應(yīng)用的環(huán)境，例如在一個(gè)振動(dòng)或者其他容易使板子變形的環(huán)境中采用過(guò)細(xì)的銅膜導(dǎo)線很容易起皮拉斷等¡安全工作原Ô要保證安全工作，例如要保證兩線最小間距要承受所加電壓峰值，高壓線應(yīng)圓滑，不得有尖銳的倒角，否則容易造成板路擊穿等。組裝方便、規(guī)范原則走線設(shè)計(jì)要考慮組裝是否方便，例如印制板上有大面積地線和電源線區(qū)時(shí)（面積超¹500平平方毫米），應(yīng)局部開(kāi)窗口以方便腐蝕等。此外還要考慮組裝規(guī)范設(shè)計(jì)，例如元件的焊接點(diǎn)用焊盤(pán)來(lái)表示，這些焊盤(pán)（包括過(guò)孔）均會(huì)自動(dòng)不上阻焊油，但是如用填充塊當(dāng)表貼焊盤(pán)或用線段當(dāng)金手指插頭，而又不做特別處理，（在阻焊層畫(huà)出無(wú)阻焊油的區(qū)域），阻焊油將掩蓋這些焊盤(pán)和金手指，容易造成誤解性錯(cuò)誤£SMD器器件的引腳與大面積覆銅連接時(shí)，要進(jìn)行熱隔離處理，一般是做一¸Track到到銅箔，以防止受熱不均造成的應(yīng)力集Ö而導(dǎo)致虛焊£PCB上上如果有¦12或或方Ð12mm以以上的過(guò)孔時(shí)，必須做一個(gè)孔蓋，以防止焊錫流出等。經(jīng)濟(jì)原則遵循該原則要求設(shè)計(jì)者要對(duì)加工，組裝的工藝有足夠的認(rèn)識(shí)和了解，例È5mil的的線做腐蝕要±8mil難難，所以價(jià)格要高，過(guò)孔越小越貴等熱效應(yīng)原則在印制板設(shè)計(jì)時(shí)可考慮用以下幾種方法：均勻分布熱負(fù)載、給零件裝散熱器，局部或全局強(qiáng)迫風(fēng)冷。從有利于散熱的角度出發(fā)，印制板最好是直立安裝，板與板的距離一般不應(yīng)小Ó2c，，而且器件在印制板上的排列方式應(yīng)遵循一定的規(guī)則£同一印制板上的器件應(yīng)盡可能按其發(fā)熱量大小及散熱程度分區(qū)排列，發(fā)熱量小或耐熱性差的器件（如小信號(hào)晶體管、小規(guī)模集³電路、電解電容等）放在冷卻氣流的最上（入口處），發(fā)熱量大或耐熱性好的器件（如功率晶體管、大規(guī)模集成電路等）放在冷卻Æ流最下。在水平方向上，大功率器件盡量靠近印刷板的邊沿布置，以便縮短傳熱路徑；在垂直方向上，大功率器件盡量靠近印刷板上方布置£以便減少這些器件在工作時(shí)對(duì)其他器件溫度的影響。對(duì)溫度比較敏感的器件最好安置在溫度最低的區(qū)域（如設(shè)備的µ部），千萬(wàn)不要將它放在發(fā)熱器件的正上方，多個(gè)器件最好是在水平面上交錯(cuò)布局¡設(shè)備內(nèi)印制板的散熱主要依靠空氣流動(dòng)，所以在設(shè)計(jì)時(shí)要研究空氣流動(dòng)的路徑，合理配置器件或印制電路板。采用合理的器件排列方式，可以有效地降低印制電路的溫升。此外通過(guò)降額使用，做等溫處理等方法也是熱設(shè)計(jì)中經(jīng)常使用的手段¡
上傳時(shí)間： 2015-01-02
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LAYOUT REPORT .............. 1 目錄.................. 1 1. PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)......... 2 2. Test Point : ATE 測(cè)試點(diǎn)供工廠ICT 測(cè)試治具使用............ 2 3. 基準(zhǔn)點(diǎn) (光學(xué)點(diǎn)) -for SMD:........... 4 4. 標(biāo)記 (LABEL ING)......... 5 5. VIA HOLE PAD................. 5 6. PCB Layer 排列方式...... 5 7.零件佈置注意事項(xiàng) (PLACEMENT NOTES)............... 5 8. PCB LAYOUT 設(shè)計(jì)............ 6 9. Transmission Line ( 傳輸線 )..... 8 10.General Guidelines – 跨Plane.. 8 11. General Guidelines – 繞線....... 9 12. General Guidelines – Damping Resistor. 10 13. General Guidelines - RJ45 to Transformer................. 10 14. Clock Routing Guideline........... 12 15. OSC & CRYSTAL Guideline........... 12 16. CPU
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PCB LAYOUT 基本規(guī)範(fàn)項(xiàng)次 項(xiàng)目 備註1 一般PCB 過(guò)板方向定義： PCB 在SMT 生產(chǎn)方向?yàn)槎踢呥^(guò)迴焊爐(Reflow), PCB 長(zhǎng)邊為SMT 輸送帶夾持邊. PCB 在DIP 生產(chǎn)方向?yàn)镮/O Port 朝前過(guò)波焊爐(Wave Solder), PCB 與I/O 垂直的兩邊為DIP 輸送帶夾持邊.1.1 金手指過(guò)板方向定義： SMT: 金手指邊與SMT 輸送帶夾持邊垂直. DIP: 金手指邊與DIP 輸送帶夾持邊一致.2 SMD 零件文字框外緣距SMT 輸送帶夾持邊L1 需≧150 mil. SMD 及DIP 零件文字框外緣距板邊L2 需≧100 mil.3 PCB I/O port 板邊的螺絲孔(精靈孔)PAD 至PCB 板邊, 不得有SMD 或DIP 零件(如右圖黃色區(qū)).PAD
上傳時(shí)間： 2013-11-06
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