研制發(fā)射微小衛(wèi)星，是我國利用空間技術(shù)服務(wù)經(jīng)濟(jì)建設(shè)、造福人類的重要途徑?，F(xiàn)代微小衛(wèi)星在短短20年里能取得長足的發(fā)展，主要取決于微小衛(wèi)星自身的一系列特點(diǎn)：重量輕，體積小，成本低，性能高，安全可靠，發(fā)射方便、快捷靈活等。在衛(wèi)星通信系統(tǒng)中，由于傳輸信道的多徑和各種噪聲的影響，信號(hào)在接收端會(huì)引起差錯(cuò)，通過信道編碼環(huán)節(jié)，可對這些不可避免的差錯(cuò)進(jìn)行檢測和糾正。 在微小衛(wèi)星通信鏈路中，信道編碼器的任務(wù)是差錯(cuò)控制。本文采用符合空間數(shù)據(jù)系統(tǒng)咨詢委員會(huì)CCSDS標(biāo)準(zhǔn)的鏈接碼進(jìn)行信道編碼，即內(nèi)碼為（2，1，6）的卷積碼，外碼為（255，223）的RS碼，中間進(jìn)行交織操作。其中，里德-索羅蒙碼(簡稱RS碼)是一種重要的非二進(jìn)制BCH碼，是分組碼中糾錯(cuò)能力最強(qiáng)的糾錯(cuò)碼，一次可以糾正多個(gè)突發(fā)錯(cuò)誤，廣泛地用于空間通信中。 本文針對南京航空航天大學(xué)自行研制的微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求，在用SystemView和C語言仿真的基礎(chǔ)上，用硬件描述語言Verilog設(shè)計(jì)了RS（255，223）編碼器和譯碼器，使用Modelsim軟件進(jìn)行了功能仿真，并通過Xilinx公司的軟件ISE對設(shè)計(jì)進(jìn)行綜合、布局布線，最后生成可下載的比特流文件下載到Xilinx公司的型號(hào)為XC3S2000的FPGA芯片中，完成了電路的設(shè)計(jì)并實(shí)現(xiàn)了編碼譯碼的功能，表明本文設(shè)計(jì)的信道編解碼器的正確性和實(shí)用性，滿足了微小衛(wèi)星通信分系統(tǒng)的技術(shù)要求。
上傳時(shí)間： 2013-08-01
上傳用戶：lili123
可靠通信要求消息從信源到信宿盡量無誤傳輸，這就要求通信系統(tǒng)具有很好的糾錯(cuò)能力，如使用差錯(cuò)控制編碼。自仙農(nóng)定理提出以來，先后有許多糾錯(cuò)編碼被相繼提出，例如漢明碼，BCH碼和RS碼等，而C。Berrou等人于1993年提出的Turbo碼以其優(yōu)異的糾錯(cuò)性能成為通信界的一個(gè)里程碑。 然而，Turbo碼迭代譯碼復(fù)雜度大，導(dǎo)致其譯碼延時(shí)大，故而在工程中的應(yīng)用受到一定限制，而并行Turbo譯碼可以很好地解決上述問題。本論文的主要工作是通過硬件實(shí)現(xiàn)一種基于幀分裂和歸零處理的新型并行Turbo編譯碼算法。論文提出了一種基于多端口存儲(chǔ)器的并行子交織器解決方法，很好地解決了并行訪問存儲(chǔ)器沖突的問題。 本論文在現(xiàn)場可編程門陣列(FPGA)平臺(tái)上實(shí)現(xiàn)了一種基于幀分裂和籬笆圖歸零處理的并行Turbo編譯碼器。所實(shí)現(xiàn)的并行Turbo編譯碼器在時(shí)鐘頻率為33MHz，幀長為1024比特，并行子譯碼器數(shù)和最大迭代次數(shù)均為4時(shí)，可支持8.2Mbps的編譯碼數(shù)掘吞吐量，而譯碼時(shí)延小于124us。本文還使用EP2C35FPGA芯片設(shè)計(jì)了系統(tǒng)開發(fā)板。該開發(fā)板可提供高速以太網(wǎng)MAC／PHY和PCI接口，很好地滿足了通信系統(tǒng)需求。系統(tǒng)測試結(jié)果表明，本文所實(shí)現(xiàn)的并行Turbo編譯碼器及其開發(fā)板運(yùn)行正確、有效且可靠。 本論文主要分為五章，第一章為緒論，介紹Turbo碼背景和硬件實(shí)現(xiàn)相關(guān)技術(shù)。第二章為基于幀分裂和歸零的并行Turbo編碼的設(shè)計(jì)與實(shí)現(xiàn)，分別介紹了編碼器和譯碼器的RTL設(shè)計(jì)，還提出了一種基于多端口存儲(chǔ)器的并行子交織器和解交織器設(shè)計(jì)。第三章討論了使用NIOS處理器的SOC架構(gòu)，使用SOC架構(gòu)處理系統(tǒng)和基于NIOSII處理器和uC／0S一2操作系統(tǒng)的架構(gòu)。第四章介紹了FPGA系統(tǒng)開發(fā)板設(shè)計(jì)與調(diào)試的一些工作。最后一章為本文總結(jié)及其展望。
上傳時(shí)間： 2013-04-24
上傳用戶：ziyu_job1234
隨著多媒體編碼技術(shù)的發(fā)展，視頻壓縮標(biāo)準(zhǔn)在很多領(lǐng)域都得到了成功應(yīng)用，如視頻會(huì)議(H.263)、DVD(MPEG-2)、機(jī)頂盒(MPEG-2)等等，而網(wǎng)絡(luò)帶寬的不斷提升和高效視頻壓縮技術(shù)的發(fā)展使人們逐漸把關(guān)注的焦點(diǎn)轉(zhuǎn)移到了寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)上來。帶寬的增加為流式媒體的發(fā)展鋪平了道路，而高效的視頻壓縮標(biāo)準(zhǔn)的出臺(tái)則是流媒體技術(shù)發(fā)展的關(guān)鍵。H.264/AVC是由國際電信聯(lián)合會(huì)和國際標(biāo)準(zhǔn)化組織共同發(fā)展的下一代視頻壓縮標(biāo)準(zhǔn)之一。新標(biāo)準(zhǔn)中采用了新的視頻壓縮技術(shù)，如多模式幀間預(yù)測、1/4像素精度預(yù)測、整數(shù)DCT變換、變塊尺寸運(yùn)動(dòng)補(bǔ)償、基于上下文的二元算術(shù)編碼(CABAC)、基于上下文的變長編碼(CAVLC)等等，這些技術(shù)的采用大大提高了視頻壓縮的效率，更有利于寬帶網(wǎng)絡(luò)數(shù)字電視(IPTV)、流媒體等基于傳輸?shù)臉I(yè)務(wù)的實(shí)現(xiàn)。 本文主要根據(jù)視頻會(huì)議應(yīng)用的需要對JM8.6代碼進(jìn)行優(yōu)化，目標(biāo)是實(shí)現(xiàn)基于Baseline的低復(fù)雜度的CIF編碼器，并對部分功能模塊進(jìn)行電路設(shè)計(jì)。在設(shè)計(jì)方法上采用自頂向下的設(shè)計(jì)方法，首先對H.264編碼器的C代碼和算法進(jìn)行優(yōu)化，并對優(yōu)化后的結(jié)果進(jìn)行測試比較，結(jié)果顯示在圖像質(zhì)量沒有明顯降低的情況下，H.264編碼器編碼CIF格式視頻每秒達(dá)到15幀以上，滿足了視頻會(huì)議應(yīng)用的實(shí)時(shí)性要求。然后，以C模型為參考對H.264編碼器的部分功能模塊電路進(jìn)行設(shè)計(jì)。采用Verilog HDL實(shí)現(xiàn)了這些模塊，并在Quartus Ⅱ中進(jìn)行了綜合、仿真、驗(yàn)證。主要完成了Zig-zag掃描和CAVLC模塊的設(shè)計(jì)，詳細(xì)說明模塊的工作原理和過程，然后進(jìn)行多組的仿真測試，結(jié)果與C模型相應(yīng)部分的結(jié)果一致，證明了設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-06-11
上傳用戶：kjgkadjg
在數(shù)字電視系統(tǒng)中，MPEG-2編碼復(fù)用器是系統(tǒng)傳輸?shù)暮诵沫h(huán)節(jié)，所有的節(jié)目、數(shù)據(jù)以及各種增值服務(wù)都是通過復(fù)用打包成傳輸流傳輸出去。目前，只有少數(shù)公司掌握復(fù)用器的核心算法技術(shù)，能夠采用MPEG-2可變碼率統(tǒng)計(jì)復(fù)用方法提高帶寬利用率，保證高質(zhì)量圖像傳輸。由于目前正處廣播電視全面向數(shù)字化過渡期間，市場潛力巨大，因此對復(fù)用器的研究開發(fā)非常重要。本文針對復(fù)用器及其接口技術(shù)進(jìn)行研究并設(shè)計(jì)出成形產(chǎn)品。 文中首先對MPEG-2標(biāo)準(zhǔn)及NIOS Ⅱ軟核進(jìn)行分析。重點(diǎn)研究了復(fù)用器中的部分關(guān)鍵技術(shù)：PSI信息提取及重構(gòu)算法、PID映射方法、PCR校正及CRC校驗(yàn)算法，給出了實(shí)現(xiàn)方法，并通過了硬件驗(yàn)證。然后對復(fù)用器中主要用到的AsI接口和DS3接口進(jìn)行了分析與研究，給出了設(shè)計(jì)方法，并通過了硬件驗(yàn)證。 本文的主要工作如下： ●首先對復(fù)用器整體功能進(jìn)行詳細(xì)分析，并劃分軟硬件各自需要完成的功能。給出復(fù)用器的整體方案以及ASI接口和DS3接口設(shè)計(jì)方案。 ●在FPGA上采用c語言實(shí)現(xiàn)了PSI信息提取與重構(gòu)算法。 ●給出了實(shí)現(xiàn)快速的PID映射方法，并根據(jù)FPGA特點(diǎn)給出一種新的PID映射方法，減少了邏輯資源的使用，提高了穩(wěn)定性。 ●采用Verilog設(shè)計(jì)了SI信息提取與重構(gòu)的硬件平臺(tái)，并用c語言實(shí)現(xiàn)了SDT表的提取與重構(gòu)算法，在FPGA中成功實(shí)現(xiàn)了動(dòng)態(tài)分配內(nèi)存空間。 ●在FPGA上實(shí)現(xiàn)了．ASI接口，主要分析了位同步的實(shí)現(xiàn)過程，實(shí)現(xiàn)了一種新的快速實(shí)現(xiàn)字節(jié)同步的設(shè)計(jì)。 ●在FPGA上實(shí)現(xiàn)了DS3接口，提出并實(shí)現(xiàn)了一種兼容式DS3接口設(shè)計(jì)。并對幀同步設(shè)計(jì)進(jìn)行改進(jìn)。 ●完成部分PCB版圖設(shè)計(jì)，并進(jìn)行調(diào)試監(jiān)測。 本復(fù)用器設(shè)計(jì)最大特點(diǎn)是將軟件設(shè)計(jì)和硬件設(shè)計(jì)進(jìn)行合理劃分，硬件平臺(tái)及接口采用Verilog語言實(shí)現(xiàn)，PSI信息算法主要采用c語言實(shí)現(xiàn)。這種軟硬件的劃分使系統(tǒng)設(shè)計(jì)更加靈活，且軟件設(shè)計(jì)與硬件設(shè)計(jì)可同時(shí)進(jìn)行，極大的提高了工作效率。 整個(gè)項(xiàng)目設(shè)計(jì)采用verilog和c兩種語言完成，采用Altera公司的FPGA芯片EP1C20，在Quartus和NIOS IDE兩種設(shè)計(jì)平臺(tái)下設(shè)計(jì)實(shí)現(xiàn)。根據(jù)此方案已經(jīng)開發(fā)出兩臺(tái)帶有ASI和DS3接口的數(shù)字電視TS流復(fù)用器，經(jīng)測試達(dá)到了預(yù)期的性能和技術(shù)指標(biāo)。
上傳時(shí)間： 2013-06-10
上傳用戶：01010101
介紹了出租車計(jì)費(fèi)器系統(tǒng)的組成及工作原理，簡述了在EDA平臺(tái)上用單片CPLD器件構(gòu)成該數(shù)字系統(tǒng)的設(shè)計(jì)思想和實(shí)現(xiàn)過程。論述了車型調(diào)整模塊、計(jì)程模塊、計(jì)費(fèi)模塊、譯碼動(dòng)態(tài)掃描模塊等的設(shè)計(jì)方法與技巧。
標(biāo)簽： FPGA 出租車計(jì)費(fèi)器
上傳時(shí)間： 2013-04-24
上傳用戶：zxc23456789
本文分析了 T EXAS 儀器公司新推出的串行10 位數(shù)/ 模轉(zhuǎn)換器(DAC) TL C5615 的功能、特點(diǎn)、工作原理及其與A T89C52 單片機(jī)的硬件接口和軟件編程, 提供了一個(gè)新穎實(shí)用的數(shù)/
標(biāo)簽： 5615 TLC 串行 中的應(yīng)用
上傳時(shí)間： 2013-05-20
上傳用戶：redmoons
本論文在詳細(xì)研究MIL-STD-1553B數(shù)據(jù)總線協(xié)議以及參考國外芯片設(shè)計(jì)的基礎(chǔ)上，結(jié)合目前新興的EDA技術(shù)和大規(guī)模可編程技術(shù)，提出了一種全新的基于FPGA的1553B總線接口芯片的設(shè)計(jì)方法。 從專用芯片實(shí)現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計(jì)思想，給出了總線接口的總體設(shè)計(jì)方案，考慮到電路的具體實(shí)現(xiàn)對結(jié)構(gòu)進(jìn)行模塊細(xì)化。在介紹模擬收發(fā)器模塊的電路設(shè)計(jì)后，重點(diǎn)介紹了基于FPGA的BC、RT、MT三種類型終端設(shè)計(jì)，最終通過工作方式選擇信號(hào)以及其他控制信號(hào)將此三種終端結(jié)合起來以達(dá)到通用接口的功能。同時(shí)給出其設(shè)計(jì)邏輯框圖、算法流程圖、引腳說明以及部分模塊的仿真結(jié)果。為了資源的合理利用，對其中相當(dāng)部分模塊進(jìn)行復(fù)用。在設(shè)計(jì)過程中采用自頂向下、碼型轉(zhuǎn)換中的全數(shù)字鎖相環(huán)、通用異步收發(fā)器UART等關(guān)鍵技術(shù)。本設(shè)計(jì)使用VHDL描述，在此基礎(chǔ)之上采用專門的綜合軟件對設(shè)計(jì)進(jìn)行了綜合優(yōu)化，在FPGA芯片EP1K100上得以實(shí)現(xiàn)。通過驗(yàn)證證明該設(shè)計(jì)能夠完成BC/RT/MT三種模式的工作，能處理多種消息格式的傳輸，并具有較強(qiáng)的檢錯(cuò)能力。 最后設(shè)計(jì)了總線接口芯片測試系統(tǒng)，選擇TMS320LF2407作為主處理器，測試主要包括主處理器的自發(fā)自收驗(yàn)證，加入RS232串口調(diào)試過程提高測試數(shù)據(jù)的直觀性。驗(yàn)證的結(jié)果表明本文提出的設(shè)計(jì)方案是合理的。
標(biāo)簽： 1553B FPGA 總線接口 技術(shù)研究
上傳時(shí)間： 2013-04-24
上傳用戶：sz_hjbf
51單片機(jī)定時(shí)器時(shí)間計(jì)算工具，即是計(jì)算定時(shí)器溢出時(shí)間TH0，TL0也是研究51單片機(jī)定時(shí)器的軟件模形。軟件中分析了定時(shí)器的工作流程和寄存器功能?？梢灾愀羁痰牧私?1單片機(jī)定時(shí)器。
標(biāo)簽： 51定時(shí)器 計(jì)算
上傳時(shí)間： 2013-06-13
上傳用戶：wengtianzhu
51單片機(jī)定時(shí)器時(shí)間計(jì)算工具，即是計(jì)算定時(shí)器溢出時(shí)間TH0，TL0也是研究51單片機(jī)定時(shí)器的軟件模形。軟件中分析了定時(shí)器的工作流程和寄存器功能?？梢灾愀羁痰牧私?1單片機(jī)定時(shí)器。
標(biāo)簽： 51定時(shí)器 計(jì)算
上傳時(shí)間： 2013-05-24
上傳用戶：Aidane
軟件無線電技術(shù)作為一種新的通信技術(shù)，其基本思想是構(gòu)造一個(gè)通用硬件平臺(tái)，使寬帶A/D，D/A盡量靠近天線，在數(shù)字域完成信號(hào)處理，通過選用不同軟件模塊即可實(shí)現(xiàn)不同的通信功能，這樣大大縮短了電臺(tái)的研發(fā)周期。該技術(shù)在通信(尤其是在移動(dòng)通信)領(lǐng)域有著迫切的需求和廣闊的應(yīng)用前景。 本文闡述了軟件無線電的基礎(chǔ)理論，對信號(hào)采樣理論、多速率信號(hào)處理技術(shù)、高效數(shù)字濾波器、數(shù)字正交變換理論進(jìn)行了分析和研究。從目前器件發(fā)展水平和實(shí)驗(yàn)研究條件出發(fā)，設(shè)計(jì)了一個(gè)基于FPGA的軟件無線電通信平臺(tái)。設(shè)計(jì)采用了中頻數(shù)字化處理的硬件平臺(tái)結(jié)構(gòu)，選用Altera Cyclone系列FPGA作為信號(hào)處理和總體控制配置的核心，并結(jié)合專用通信芯片，數(shù)字上變頻器AD9856和數(shù)字下變頻器AD6654來實(shí)現(xiàn)該平臺(tái)。采用VHDL和Verilog HDL語言對時(shí)分復(fù)用模塊、信道編解碼模塊、調(diào)制解調(diào)模塊等進(jìn)行了模塊化設(shè)計(jì)，并對電路板設(shè)計(jì)過程中系統(tǒng)的配置和控制、無源濾波器設(shè)計(jì)、阻抗匹配電路設(shè)計(jì)等問題進(jìn)行了詳細(xì)的討論，最后對印制電路板進(jìn)行測試和調(diào)試，獲得了預(yù)期的效果。 本文給出的設(shè)計(jì)方案，大大簡化了數(shù)字通信系統(tǒng)的硬件設(shè)備，具有較強(qiáng)的通用性和靈活性，通過修改系統(tǒng)參數(shù)和配置程序，即可適應(yīng)不同的通信模式和信道狀況，充分體現(xiàn)了軟件無線電的優(yōu)勢。該平臺(tái)不僅僅能應(yīng)用在通信設(shè)備上，在許多系統(tǒng)驗(yàn)證平臺(tái)、測試設(shè)備中均可應(yīng)用，頗具實(shí)用價(jià)值。
標(biāo)簽： FPGA 軟件無線電 通信平臺(tái)
上傳時(shí)間： 2013-07-21
上傳用戶：淺言微笑
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
