《計(jì)算機(jī)組成原理》是計(jì)算機(jī)系的一門核心課程。但是它涉及的知識面非常廣,內(nèi)容包括中央處理器、指令系統(tǒng)、存儲系統(tǒng)、總線和輸入輸出系統(tǒng)等方面,學(xué)生在學(xué)習(xí)該課程時,普遍覺得內(nèi)容抽象難于理解。但借助于該計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng),學(xué)生通過實(shí)驗(yàn)環(huán)節(jié),可以進(jìn)一步融會貫通學(xué)習(xí)內(nèi)容,掌握計(jì)算機(jī)各模塊的工作原理,相互關(guān)系的來龍去脈。 為了增強(qiáng)實(shí)驗(yàn)系統(tǒng)的功能,提高系統(tǒng)的靈活性,降低實(shí)驗(yàn)成本,我們采用FPGA芯片技術(shù)來徹底更新現(xiàn)有的計(jì)算器組成原理實(shí)驗(yàn)平臺。該技術(shù)可根據(jù)用戶要求為芯片加載由VHDL語言所編寫出的不同的硬件邏輯,F(xiàn)PGA芯片具有重復(fù)編程能力,使得系統(tǒng)內(nèi)硬件的功能可以像軟件一樣被編程,這種稱為“軟”硬件的全新系統(tǒng)設(shè)計(jì)概念,使實(shí)驗(yàn)系統(tǒng)具有極強(qiáng)的靈活性和適應(yīng)性。它不僅使該系統(tǒng)性能的改進(jìn)和擴(kuò)充變得十分簡易和方便,而且使學(xué)生自己設(shè)計(jì)不同的實(shí)驗(yàn)變?yōu)榭赡?。?jì)算機(jī)組成原理實(shí)驗(yàn)的最終目的是讓學(xué)生能夠設(shè)計(jì)CPU,但首先,學(xué)生必須知道CPU的各個功能部件是如何工作,以及相互之間是如何配合構(gòu)成CPU的。因此,我們必須先設(shè)計(jì)出一個教學(xué)用的以FPGA芯片為核心的硬件平臺,然后在此基礎(chǔ)上開發(fā)出VHDL部件庫及主要邏輯功能,并設(shè)計(jì)出一套實(shí)驗(yàn)。 本文重點(diǎn)研究了基于FPGA芯片的VHDL硬件系統(tǒng),由于VHDL的高標(biāo)準(zhǔn)化和硬件描述能力,現(xiàn)代CPU的主要功能如計(jì)算,存儲,I/O操作等均可由VHDL來實(shí)現(xiàn)。同時設(shè)計(jì)實(shí)驗(yàn)內(nèi)容,包括時序電路的組成及控制原理實(shí)驗(yàn)、八位運(yùn)算器的組成及復(fù)合運(yùn)算實(shí)驗(yàn)、存儲器實(shí)驗(yàn)、數(shù)據(jù)通路實(shí)驗(yàn)、浮點(diǎn)運(yùn)算器實(shí)驗(yàn)、多流水線處理器實(shí)驗(yàn)等,這些實(shí)驗(yàn)形成一個相互關(guān)聯(lián)的系統(tǒng)。每個實(shí)驗(yàn)先由教師講解原理及原理圖,學(xué)生根據(jù)教師提供的原理圖,自己用MAX+PLUSII完成電路輸入,學(xué)生實(shí)驗(yàn)實(shí)際上是編寫VHDL,不需要寫得很復(fù)雜,只要能調(diào)用接口,然后將程序燒入平臺,這樣既不會讓學(xué)生花太多的時間在畫電路圖上,又能讓學(xué)生更好的理解每個部件的工作原理和工作過程。 論文首先研究分析了FPGA硬件實(shí)驗(yàn)平臺,即實(shí)驗(yàn)系統(tǒng)的硬件組成。系統(tǒng)采用FPGA-XC4010EPC84,62256CPLD以及其他外圍芯片(例如74LS244,74LS275)組成。根據(jù)不同的實(shí)驗(yàn)要求,規(guī)劃不同實(shí)驗(yàn)控制邏輯。用戶可選擇不同的實(shí)驗(yàn)邏輯,通過把實(shí)驗(yàn)邏輯下載到FPGA芯片中構(gòu)成自己的實(shí)驗(yàn)平臺。 其次,論文詳細(xì)的闡述了VHDL模塊化設(shè)計(jì),如何運(yùn)用VHDL技術(shù)來依次實(shí)現(xiàn)CPU的各個功能部件。VHDL語言作為一種國際標(biāo)準(zhǔn)化的硬件描述語言,自1987年獲得IEEE批準(zhǔn)以來,經(jīng)過了1993年和2001年兩次修改,至今已被眾多的國際知名電子設(shè)計(jì)自動化(EDA)工具研發(fā)商所采用,并隨同EDA設(shè)計(jì)工具一起廣泛地進(jìn)入了數(shù)字系統(tǒng)設(shè)計(jì)與研發(fā)領(lǐng)域,目前已成為電子業(yè)界普遍接受的一種硬件設(shè)計(jì)技術(shù)。再次,論文針對實(shí)驗(yàn)平臺中遇到的較為棘手的多流水線等問題,也進(jìn)行了深入的闡述和剖析。學(xué)生需要什么樣的實(shí)驗(yàn)條件,實(shí)驗(yàn)內(nèi)容及步驟才能了解當(dāng)今CPU所采用的核心技術(shù),才能掌握CPU的設(shè)計(jì),運(yùn)行原理。另外,本論文的背景是需要學(xué)生熟悉基本的VHDL知識或技能,因?yàn)閷?shí)驗(yàn)是在編寫VHDL代碼的前提下完成的。 本文在基于實(shí)驗(yàn)室的環(huán)境下,基本上較為完整的實(shí)現(xiàn)了一個基于FPGA的實(shí)驗(yàn)平臺方案。在此基礎(chǔ)上,進(jìn)行了部分功能的測試和部分性能方面的分析。本論文的研究,為FPGA在實(shí)際系統(tǒng)中的應(yīng)用提供研究思路和參考方案。論文的研究結(jié)果將對FPGA與VHDL標(biāo)準(zhǔn)的進(jìn)一步發(fā)展具有重要的理論和現(xiàn)實(shí)意義。
標(biāo)簽: 計(jì)算機(jī)組成 實(shí)驗(yàn)
上傳時間: 2013-04-24
上傳用戶:小強(qiáng)mmmm
本文設(shè)計(jì)和實(shí)現(xiàn)了基于FPGA的數(shù)字下變頻器DDC,用于寬帶數(shù)字中頻軟件無線電接收機(jī)中。采用自上向下的模塊化設(shè)計(jì)方法,將DDC的功能劃分為基本單元,實(shí)現(xiàn)這些功能模塊并組成模塊庫。在具體應(yīng)用時,優(yōu)化配置各個模塊來滿足具體無線通信系統(tǒng)性能的要求。這樣做比傳統(tǒng)ASIC數(shù)字下變頻器具有更好的可編程性和靈活性,從而滿足不同的工程設(shè)計(jì)需求。 首先闡述了軟件無線電中關(guān)鍵的數(shù)字信號處理技術(shù),包括中頻處理中的下變頻技術(shù)、抽取技術(shù)以及帶通采樣技術(shù)。利用MATLAB的Simulink完成了對系統(tǒng)的設(shè)計(jì)與仿真,驗(yàn)證了設(shè)計(jì)的正確性。之后用QuartusII進(jìn)行了基于FPGA抽取濾波器和NCO等關(guān)鍵模塊的設(shè)計(jì),編譯后進(jìn)行了時序仿真,最后在PCB板上實(shí)現(xiàn)了實(shí)際電路并應(yīng)用于工程項(xiàng)目中。
標(biāo)簽: FPGA 數(shù)字下變頻
上傳時間: 2013-08-05
上傳用戶:lishuoshi1996
本文完成了一種高速高性能數(shù)字脈沖壓縮處理器的設(shè)計(jì)和FPGA實(shí)現(xiàn),包括系統(tǒng)架構(gòu)設(shè)計(jì)、方案論證及仿真、算法實(shí)現(xiàn)、結(jié)果的測試等。 緒論部分首先闡明了本課題研究的背景和意義,概述了雷達(dá)數(shù)字脈沖壓縮系統(tǒng)的主要研究內(nèi)容,關(guān)鍵技術(shù)及其發(fā)展趨勢,然后介紹了數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)的要求,最后給出了本文的主要研究內(nèi)容。 第二章敘述了線性調(diào)頻信號脈沖壓縮的基本原理,對系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)方法進(jìn)行了實(shí)時性方面的論證,并基于MATLAB做了仿真分析。 第三章從數(shù)字系統(tǒng)結(jié)構(gòu)化設(shè)計(jì)方面將本系統(tǒng)劃分為三個部分:輸入部分、脈壓計(jì)算部分、輸出部分,并在流程圖中對各部分所要實(shí)現(xiàn)的功能做了介紹。 第四章首先總結(jié)了數(shù)字脈沖壓縮的實(shí)現(xiàn)途徑;提出了基于自定制浮點(diǎn)數(shù)據(jù)格式和分時復(fù)用蝶型結(jié)構(gòu)的數(shù)字脈沖壓縮系統(tǒng)設(shè)計(jì)思想,對其關(guān)鍵技術(shù)進(jìn)行了深入的研究。 第五章對輸入輸出模塊的功能做了詳細(xì)的描述,設(shè)計(jì)了具體的結(jié)構(gòu)和電路。 第六章針對系統(tǒng)的測試驗(yàn)證,提出面向SOC的模塊驗(yàn)證和系統(tǒng)軟硬協(xié)同驗(yàn)證的驗(yàn)證策略。通過Link for Modelsim工具,實(shí)現(xiàn)MATAB與Modelsim之間對VHDL代碼的聯(lián)合仿真測試,通過在線邏輯分析工具ChipScope,完成系統(tǒng)的片上測試,并分析系統(tǒng)的性能,證明系統(tǒng)的可實(shí)用性。滿足設(shè)計(jì)的要求。 本文研制的數(shù)字脈沖壓縮處理器具有動態(tài)范圍大、處理精度高、處理能力強(qiáng)、體積小、重量輕、實(shí)時性好的優(yōu)點(diǎn),為設(shè)計(jì)高性能的現(xiàn)代雷達(dá)信號處理系統(tǒng)提供了可靠的保證。
標(biāo)簽: 線性調(diào)頻信號 脈沖壓縮
上傳時間: 2013-07-01
上傳用戶:lingduhanya
自適應(yīng)濾波器是智能天線技術(shù)中核心部分-自適應(yīng)波束成形器的關(guān)鍵技術(shù),算法的高效穩(wěn)定性及硬件時鐘速率的快慢是判斷波束成形器性能優(yōu)劣的主要標(biāo)準(zhǔn)。 首先選取工程領(lǐng)域最常用的自適應(yīng)橫向LMS濾波算法作為研究對象,提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系,得到濾波器最佳自適應(yīng)參數(shù)的方法。并分析了在平穩(wěn)和非平穩(wěn)環(huán)境噪聲下,濾波器的收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 在分析梯度自適應(yīng)格型算法的基礎(chǔ)上,提出利用最佳反射系數(shù)的收斂性和穩(wěn)定性,得到了梯度自適應(yīng)格型濾波器的定步長改進(jìn)方法;并以改進(jìn)的梯度自適應(yīng)格型和線性組合器組成梯度自適應(yīng)格型聯(lián)合處理算法,在同樣環(huán)境噪聲下,相比自適應(yīng)橫向LMS算法,其各項(xiàng)性能指標(biāo)都得到了極大地改善,而且有利于節(jié)省硬件資源。 設(shè)計(jì)了自適應(yīng)橫向LMS濾波器和梯度自適應(yīng)格型聯(lián)合處理濾波器的電路模型,并用馳豫超前技術(shù)對兩類濾波器進(jìn)行了流水線優(yōu)化。利用Altera公司的CycloneⅡ系列EP2C5T144C6芯片和多種EDA工具,完成了濾波器的FPGA硬件設(shè)計(jì)與仿真實(shí)現(xiàn)。并以FPGA實(shí)現(xiàn)的3節(jié)梯度自適應(yīng)格型聯(lián)合處理器為核心,設(shè)計(jì)了一種TD-SCDMA系統(tǒng)的自適應(yīng)波束成形器,分析表明可以很好地利用系統(tǒng)提供的參考信號對下行波束進(jìn)行自適應(yīng)成形。
標(biāo)簽: FPGA 自適應(yīng)濾波器 算法設(shè)計(jì)
上傳時間: 2013-07-16
上傳用戶:xyipie
JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫,是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點(diǎn),被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實(shí)時性強(qiáng),本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中,服務(wù)器端實(shí)時采集攝像頭傳送的動態(tài)圖像,進(jìn)行JPEG編碼,通過網(wǎng)絡(luò)傳送碼流到客戶端;客戶端接收碼流,經(jīng)過JPEG解碼,恢復(fù)出原始圖像送VGA顯示。設(shè)計(jì)結(jié)果完全達(dá)到了實(shí)時性的要求。 本文從系統(tǒng)實(shí)現(xiàn)的角度出發(fā),首先分析了系統(tǒng)開發(fā)平臺,介紹FPGA的結(jié)構(gòu)特點(diǎn)以及它的設(shè)計(jì)流程和指導(dǎo)原則;然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā),分析JPEG標(biāo)準(zhǔn)實(shí)現(xiàn)高壓縮比高質(zhì)量圖像處理的原理;針對FPGA在算法實(shí)現(xiàn)上的特點(diǎn),以及JPEG算法處理的原理,按照編碼和解碼順序,研究設(shè)計(jì)了基于改進(jìn)的DA算法的FDCT和IDCT變換,以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu),并且從系統(tǒng)整體上對JPEG編解碼進(jìn)行簡化,以提高系統(tǒng)的處理性能。最后,通過分析Nios嵌入式微處理器可定制特性,根據(jù)SOPC Builder中Avalon總線的要求,把圖像采集,JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊,在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中,由Nios嵌入式軟核的控制下運(yùn)行,在FPGA芯片上實(shí)現(xiàn)整個JPEG實(shí)時圖像編解碼系統(tǒng)(soc)。 在FPGA上實(shí)現(xiàn)硬件模塊化的JPEG算法,具有造價(jià)低功耗低,性能穩(wěn)定,圖像恢復(fù)后質(zhì)量高等優(yōu)點(diǎn),適用于精度要求高且需要對圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作,對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實(shí)意義。通過在FPGA上實(shí)現(xiàn)JPEG編解碼,進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在,深入了解進(jìn)行此類硬件模塊設(shè)計(jì)的技術(shù)特點(diǎn),是本課題的重要學(xué)術(shù)意義所在。
標(biāo)簽: FPGA JPEG 實(shí)時圖像 編解碼
上傳時間: 2013-04-24
上傳用戶:shangdafreya
隨著信號處理技術(shù)的進(jìn)步和電子技術(shù)的發(fā)展,雷達(dá)信號偵察接收機(jī)逐漸從模擬體制向數(shù)字體制轉(zhuǎn)變。軟件無線電概念的提出,促使雷達(dá)偵察接收機(jī)朝大帶寬、全截獲方向發(fā)展,現(xiàn)有的串行信號處理體制已經(jīng)很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn),為實(shí)現(xiàn)寬帶雷達(dá)信號偵察數(shù)字接收機(jī)提供了硬件支持。 本文結(jié)合FPGA芯片特點(diǎn),在前人研究基礎(chǔ)上,從算法和硬件實(shí)現(xiàn)兩方面,對雷達(dá)信號偵察數(shù)字接收機(jī)若干關(guān)鍵技術(shù)進(jìn)行了研究和創(chuàng)新,主要研究內(nèi)容包括以下幾個方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設(shè)計(jì)聯(lián)合仿真技術(shù)。這種聯(lián)合仿真技術(shù),大大提高了基于FPGA的雷達(dá)信號偵察數(shù)字接收機(jī)的設(shè)計(jì)效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法,并將該算法在FPGA中進(jìn)行了硬件實(shí)現(xiàn),設(shè)計(jì)可對600MHz帶寬內(nèi)的輸入信號進(jìn)行實(shí)時正交變換。 3)提出了一種全并行結(jié)構(gòu)FFT的FPGA實(shí)現(xiàn)方案,并將其在FPGA芯片中進(jìn)行了硬件實(shí)現(xiàn),設(shè)計(jì)能夠在一個時鐘周期內(nèi)完成32點(diǎn)并行FFT運(yùn)算,滿足了數(shù)字信道化接收機(jī)對數(shù)據(jù)處理速度的要求。 4)提出了一種自相關(guān)信號檢測FPGA實(shí)現(xiàn)方案,通過改變FIFO長度改變自相關(guān)運(yùn)算點(diǎn)數(shù),實(shí)現(xiàn)了弱信號檢測。提出通過二次門限處理來消除檢測脈沖中的毛刺和凹陷,降低了虛警概率,提高了檢測結(jié)果的可靠性。 5)在單通道自相關(guān)信號檢測算法基礎(chǔ)上,提出采用三路并行檢測,每路采用不同的相關(guān)點(diǎn)數(shù)和檢測門限,再綜合考慮三路檢測結(jié)果,得到最終檢測結(jié)果。給出了算法FPGA實(shí)現(xiàn)過程,并對設(shè)計(jì)進(jìn)行了聯(lián)合時序仿真,提高了檢測性能。 6)給出了一種利用FFT變換后的兩根最大譜線進(jìn)行插值的快速高精度頻率估計(jì)方法,并將該算法在FPGA硬件中進(jìn)行了實(shí)現(xiàn)。通過利用FFT運(yùn)算后的實(shí)/虛部最大值進(jìn)行插值,降低了硬件資源消耗、縮短了運(yùn)算延遲。 7)結(jié)合4)、5)、6)中的研究成果,完成了對雷達(dá)脈沖信號到達(dá)時間、終止時間、脈沖寬度和脈沖頻率的估計(jì),最終在一塊FPGA芯片內(nèi)實(shí)現(xiàn)了一個精簡的雷達(dá)信號偵察數(shù)字接收機(jī),并在微波暗室中進(jìn)行了測試。
標(biāo)簽: FPGA 雷達(dá)信號 數(shù)字接收機(jī)
上傳時間: 2013-06-13
上傳用戶:Divine
提出通過對分塊圖像的DCT 系數(shù)進(jìn)行動態(tài)范圍壓縮來改進(jìn)傳統(tǒng)的基于DCT 變換的圖像自嵌入水印算法,并結(jié)合灰度變換函數(shù)與JPEG 標(biāo)準(zhǔn)量化表重新設(shè)計(jì)了DCT 系數(shù)碼長分配表,大幅度提升了量化過程保留的圖
上傳時間: 2013-07-28
上傳用戶:小鵬
本文以VB 為主體開發(fā)語言,實(shí)現(xiàn)了參數(shù)化設(shè)計(jì)凸輪和凸輪輪廓設(shè)計(jì)過程的動畫仿真,既提高了凸輪設(shè)計(jì)效率,又益于計(jì)算機(jī)輔助教學(xué)。
標(biāo)簽: 凸輪機(jī)構(gòu) 參數(shù) 動畫仿真
上傳時間: 2013-06-13
上傳用戶:www240697738
隨著科學(xué)技術(shù)的發(fā)展,指紋識別技術(shù)被廣泛應(yīng)用到各種不同的領(lǐng)域。對于一般的指紋識別系統(tǒng),其設(shè)計(jì)要求具有很高的實(shí)時性和易用性,因此識別算法應(yīng)該具有較低的復(fù)雜度,較快的運(yùn)算速度,從而滿足實(shí)時性的要求。所以有必要根據(jù)不同的識別算法采用不同的實(shí)現(xiàn)平臺,使得指紋識別系統(tǒng)具有較高的可靠性、實(shí)時性、有效性等性能要求。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當(dāng)前電子設(shè)計(jì)領(lǐng)域中最熱門的概念。NiosⅡ是Altera.公司開發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核,可以將它嵌入到FPGA內(nèi)部,與用戶自定義邏輯組建成一個基于FPGA的片上專用系統(tǒng)。 本文在綜合考慮各種應(yīng)用情況的基礎(chǔ)上,以網(wǎng)絡(luò)技術(shù)、數(shù)據(jù)庫技術(shù)、指紋識別技術(shù)和嵌入式系統(tǒng)技術(shù)為理論基礎(chǔ),提出了一種有效可行的系統(tǒng)架構(gòu)方案。對指紋識別技術(shù)中各個環(huán)節(jié)的算法和原理進(jìn)行了深入研究,合理的改進(jìn)了部分指紋識別算法;同時為了提高系統(tǒng)的實(shí)時性,采用NiosⅡ嵌入式處理器和FPGA硬件模塊實(shí)現(xiàn)指紋圖像處理主要算法。論文主要包括以下幾個方面: 1、對指紋圖像預(yù)處理、特征提取和特征匹配算法原理進(jìn)行闡述,同時改進(jìn)了指紋圖像的細(xì)化算法,提高了算法的性能,并設(shè)計(jì)了一套實(shí)用的指紋特征數(shù)據(jù)結(jié)構(gòu); 2、針對指紋圖像預(yù)處理模塊,包括圖像的歸一化、頻率提取、方向提取以及方向?yàn)V波,采用基于FPGA的硬件電路的方式實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明,在保證系統(tǒng)誤識率較低、可靠性高的基礎(chǔ)上,大大提高了系統(tǒng)的執(zhí)行速度; 3、改變了傳統(tǒng)的單枚指紋識別方法,提出采用多枚指紋唯一標(biāo)識身份,大大降低了識別系統(tǒng)的誤識率; 4、改進(jìn)了傳統(tǒng)的基于三角形匹配中獲取基準(zhǔn)點(diǎn)的方法,同時結(jié)合可變界限盒思想進(jìn)行指紋特征匹配。 5、結(jié)合COM+技術(shù)、數(shù)據(jù)庫技術(shù)和網(wǎng)絡(luò)技術(shù),開發(fā)了后臺指紋特征匹配服務(wù)系統(tǒng),實(shí)現(xiàn)了嵌入式指紋識別系統(tǒng)同數(shù)據(jù)庫的實(shí)時信息交換。 實(shí)驗(yàn)結(jié)果表明,本文所提出的系統(tǒng)構(gòu)架方案有效可行,基于FPGA的自動指紋識別系統(tǒng)在速度、功耗、擴(kuò)展性等方面具有獨(dú)特的優(yōu)勢,擁有廣闊的發(fā)展前景。
標(biāo)簽: FPGA 嵌入式 指紋識別 系統(tǒng)研究
上傳時間: 2013-04-24
上傳用戶:15528028198
回波消除器廣泛應(yīng)用于公用電話交換網(wǎng)(PSTN)、移動通信系統(tǒng)和視頻電話會議系統(tǒng)等多種語音通信領(lǐng)域。在PSTN系統(tǒng)中,由于線路阻抗不匹配,遠(yuǎn)端語音信號通過混合線圈時產(chǎn)生一定泄漏,一部分信號又傳回遠(yuǎn)端,產(chǎn)生線路回波,回波的存在會嚴(yán)重影響語音通信質(zhì)量。本文主要針對線路回波進(jìn)行研究,設(shè)計(jì)并實(shí)現(xiàn)了滿足實(shí)用要求的基于FPGA平臺的回波消除器。 首先,對回波產(chǎn)生原理和目前幾種常用回波消除算法進(jìn)行了分析,在研究自適應(yīng)回波消除器的各個模塊,特別是深入分析各種自適應(yīng)濾波算法和雙講檢測算法,綜合考慮各種算法的運(yùn)算復(fù)雜度和性能的情況下,這里采用NLMS算法實(shí)現(xiàn)自適應(yīng)回波消除器。針對傳統(tǒng)雙講檢測算法在近端語音幅度較低情況下容易產(chǎn)生誤判的情況,給出一種基于子帶濾波器組的改進(jìn)雙講檢測算法。 本文首先使用C語言實(shí)現(xiàn)回波消除器的各個模塊,其中包括自適應(yīng)濾波器、遠(yuǎn)端檢測、雙講檢測、非線性處理和舒適噪聲產(chǎn)生模塊。經(jīng)過仿真測試,相關(guān)模塊算法能夠有效提高回波消除器性能。在此基礎(chǔ)上,本文使用硬件描述語言Veillog HDL,在QuartusⅡ和ModelSim軟件平臺上實(shí)現(xiàn)各功能模塊,并通過模塊級和系統(tǒng)級功能仿真以及時序仿真驗(yàn)證,最終在現(xiàn)場可編程門陣列(Field Programmable Gate Arrav,F(xiàn)PGA)平臺上實(shí)現(xiàn)回波消除系統(tǒng)。本文詳細(xì)闡述了基于FPGA的設(shè)計(jì)流程與設(shè)計(jì)方法,并描述了自適應(yīng)濾波器、基于分布式算法FIR濾波器、除法器和有限狀態(tài)機(jī)的設(shè)計(jì)過程。 根據(jù)ITU-T G.168標(biāo)準(zhǔn)提出的測試要求,本文塒基于FPGA設(shè)計(jì)實(shí)現(xiàn)的自適應(yīng)回波消除系統(tǒng)進(jìn)行大量主客觀測試。經(jīng)過測試,各項(xiàng)性能指標(biāo)均達(dá)到或超過G.168標(biāo)準(zhǔn)的要求,具有良好的回波消除效果。
上傳時間: 2013-06-18
上傳用戶:qwe1234
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1