關于multisim如何自定義元器件
上傳時間： 2013-10-14
上傳用戶：zw380105939
在本課題中，兼顧了效率及線性度，采用自適應預失真前饋復合線性化系統來改善高功率放大器的線性度。由于加入自適應控制模塊，射頻電路不受溫度、時漂、輸入功率等的影響，可始終處于較佳工作狀態，這使得整個放大系統更為實用，也更具有拓展價值。
上傳時間： 2013-11-21
上傳用戶：xauthu
負反饋放大電路之所以能夠產生自激振蕩，是因為在放大電路中存在 RC 環節。于是在放大電路的高頻或低頻段會產生附加相移DjAF ，如DjAF的足夠大，使負反饋變成正反饋。
上傳時間： 2014-01-26
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【開源】線性CCD自適應性算法攻略
上傳時間： 2013-10-23
上傳用戶：forzalife
要想獲得最低的失調和漂移性能，斬波穩定(自穩零)放大器可能是唯一的解決方案。最好的雙極性放大器的失調電壓為25 V，漂移為0.1 V/ºC。斬波放大器盡管存在一些不利影響，但可提供低于5 V的失調電壓，而且不會出現明顯的失調漂移，
上傳時間： 2013-12-25
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enter——選取或啟動 esc——放棄或取消 f1——啟動在線幫助窗口 tab——啟動浮動圖件的屬性窗口 pgup——放大窗口顯示比例 pgdn——縮小窗口顯示比例 end——刷新屏幕 del——刪除點取的元件（1個） ctrl+del——刪除選取的元件（2個或2個以上） x+a——取消所有被選取圖件的選取狀態 x——將浮動圖件左右翻轉 y——將浮動圖件上下翻轉 space——將浮動圖件旋轉90度 crtl+ins——將選取圖件復制到編輯區里 shift+ins——將剪貼板里的圖件貼到編輯區里 shift+del——將選取圖件剪切放入剪貼板里 alt+backspace——恢復前一次的操作 ctrl+backspace——取消前一次的恢復 crtl+g——跳轉到指定的位置 crtl+f——尋找指定的文字
上傳時間： 2013-12-29
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有時候，做元件封裝的時候，做得不是按中心設置為原點（不提倡這種做法），所以制成之后導出來的坐標圖和直接提供給貼片廠的要求相差比較大。比如，以元件的某一個pin 腳作為元件的原點，明顯就有問題，直接修改封裝的話，PCB又的重新調整。所以想到一個方法：把每個元件所有的管腳的X坐標和Y坐標分別求平均值，就為元件的中心。
上傳時間： 2013-11-01
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Protel 自定義Title Block方法
上傳時間： 2014-12-24
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-10-22
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PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2013-10-07
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