載波相移正弦脈寬調(diào)制（SPWM）技術(shù)是一種適用于大功率電力開關(guān)變換裝置的高性能開關(guān)調(diào)制策略，在有源電力濾波器中有良好的應(yīng)用前景。本文介紹了如何利用高性能數(shù)字信號(hào)處理器TMS320F28335的片內(nèi)外設(shè)事件管理器（EV）模塊產(chǎn)生三相SPWM波，給出了程序流程圖及關(guān)鍵程序源碼。該方法采用不對(duì)稱規(guī)則采樣算法，參數(shù)計(jì)算主要采用查表法，計(jì)算量小，實(shí)時(shí)性高。在工程實(shí)踐中表明，該方法既能滿足控制精度要求，又能滿足實(shí)時(shí)性要求，可以很好地控制逆變電源的輸出。
標(biāo)簽： F28335 28335 SPWM 320F
上傳時(shí)間： 2013-11-05
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目前利用DDS技術(shù)產(chǎn)生信號(hào)源的方法得到了廣泛的應(yīng)用，dds技術(shù)已經(jīng)成為頻率合成技術(shù)的發(fā)展的主流方向！
標(biāo)簽： FPGA DDS 移相 信號(hào)發(fā)生器
上傳時(shí)間： 2013-10-16
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系統(tǒng)結(jié)構(gòu)如 圖 1所示 ， 從 系統(tǒng) 結(jié) 構(gòu)圖可 以看 出 ， 系統(tǒng)主要包括視頻信 號(hào)輸入模塊 ， 視頻信號(hào)處 理模 塊和視頻信號(hào)輸出模塊等 3個(gè)部分組成。各個(gè)模塊主要功能為： 視頻輸入模塊 將 采 集 的 多路 視 頻 信 號(hào) 轉(zhuǎn) 換成 數(shù) 字 信 號(hào) 送 到F P GA； 視頻處理模塊主要有F P GA 完成 ，根據(jù) 需要 對(duì)輸入 的數(shù)字視頻信號(hào)進(jìn)行處理 ； 視頻輸 出模塊將 F P GA處理后的信號(hào)轉(zhuǎn)換成模擬信號(hào)輸出到顯示器。
上傳時(shí)間： 2013-11-11
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全新賽靈思（Xilinx）FPGA 7系列芯片精彩剖析:賽靈思的最新7系列FPGA芯片包括3個(gè)子系列，Artix-7、 Kintex-7和Virtex-7。在介紹芯片之前，先看看三個(gè)子系列芯片的介紹表，如下表1所示： 表1 全新Xilinx FPGA 7系列子系列介紹表 (1) Artix-7 FPGA系列——業(yè)界最低功耗和最低成本 通過表1我們不難得出以下結(jié)論： 與上一代 FPGA相比，其功耗降低了50%，成本削減了35%，性能提高30%，占用面積縮減了50%，賽靈思FPGA芯片在升級(jí)中，功耗和性能平衡得非常好。
標(biāo)簽： Xilinx FPGA 賽靈思 系列芯片
上傳時(shí)間： 2013-10-27
上傳用戶：comer1123
This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory is controlled by a controller that attaches to either the OPB or PLB and is used inan embedded microprocessor application. This reference system also uses a DCM that isconfigured so that the phase of its output clock can be changed while the system is running anda GPIO core that controls that phase shift. The GPIO output is controlled by a softwareapplication that can be run on a PowerPC® 405 or Microblaze™ microprocessor.
上傳時(shí)間： 2013-10-15
上傳用戶：euroford
1.1 問題產(chǎn)生的環(huán)境1.1.1 軟件環(huán)境1. PC機(jī)的系統(tǒng)為Microsoft Window XP Professional版本2002 Service Pack 2；2. Quartus II V7.0軟件，并安裝了MegaCore IP V7.0；3. NiosII IDE 7.0軟件。1.1.2 硬件環(huán)境核心板的芯片是EP2C35F672C8N的MagicSOPC實(shí)驗(yàn)箱的硬件系統(tǒng)。硬件的工作環(huán)境是在普通的環(huán)境下。1.2 問題的現(xiàn)象在使用MagicSOPC實(shí)驗(yàn)箱的光盤例程時(shí)，使用Quartus II編譯工程時(shí)出現(xiàn)編譯錯(cuò)誤，錯(cuò)誤提示信息如圖1.1、圖1.2所示。
上傳時(shí)間： 2013-11-18
上傳用戶：zhyiroy
針對(duì)傳統(tǒng)集成電路（ASIC）功能固定、升級(jí)困難等缺點(diǎn)，利用FPGA實(shí)現(xiàn)了擴(kuò)頻通信芯片STEL-2000A的核心功能。使用ISE提供的DDS IP核實(shí)現(xiàn)NCO模塊，在下變頻模塊調(diào)用了硬核乘法器并引入CIC濾波器進(jìn)行低通濾波，給出了DQPSK解調(diào)的原理和實(shí)現(xiàn)方法，推導(dǎo)出一種簡(jiǎn)便的引入?仔/4固定相移的實(shí)現(xiàn)方法。采用模塊化的設(shè)計(jì)方法使用VHDL語言編寫出源程序，在Virtex-II Pro 開發(fā)板上成功實(shí)現(xiàn)了整個(gè)系統(tǒng)。測(cè)試結(jié)果表明該系統(tǒng)正確實(shí)現(xiàn)了STEL-2000A的核心功能。 Abstract: To overcome drawbacks of ASIC such as fixed functionality and upgrade difficulty, FPGA was used to realize the core functions of STEL-2000A. This paper used the DDS IP core provided by ISE to realize the NCO module, called hard core multiplier and implemented CIC filter in the down converter, described the principle and implementation detail of the demodulation of DQPSK, and derived a simple method to introduce a fixed phase shift of ?仔/4. The VHDL source code was designed by modularity method , and the complete system was successfully implemented on Virtex-II Pro development board. Test results indicate that this system successfully realize the core function of the STEL-2000A.
標(biāo)簽： STEL 2000 FPGA 擴(kuò)頻通信
上傳時(shí)間： 2013-11-06
上傳用戶：liu123
為了在CDMA系統(tǒng)中更好地應(yīng)用QDPSK數(shù)字調(diào)制方式，在分析四相相對(duì)移相（QDPSK)信號(hào)調(diào)制解調(diào)原理的基礎(chǔ)上，設(shè)計(jì)了一種QDPSK調(diào)制解調(diào)電路，它包括串并轉(zhuǎn)換、差分編碼、四相載波產(chǎn)生和選相、相干解調(diào)、差分譯碼和并串轉(zhuǎn)換電路。在MAX+PLUSⅡ軟件平臺(tái)上，進(jìn)行了編譯和波形仿真。綜合后下載到復(fù)雜可編程邏輯器件EPM7128SLC84-15中，測(cè)試結(jié)果表明，調(diào)制電路能正確選相，解調(diào)電路輸出數(shù)據(jù)與QDPSK調(diào)制輸入數(shù)據(jù)完全一致，達(dá)到了預(yù)期的設(shè)計(jì)要求。 Abstract: In order to realize the better application of digital modulation mode QDPSK in the CDMA system， a sort of QDPSK modulation-demodulation circuit was designed based on the analysis of QDPSK signal modulation-demodulation principles. It included serial/parallel conversion circuit, differential encoding circuit, four-phase carrier wave produced and phase chosen circuit, coherent demodulation circuit, difference decoding circuit and parallel/serial conversion circuit. And it was compiled and simulated on the MAX+PLUSⅡ software platform,and downloaded into the CPLD of EPM7128SLC84-15.The test result shows that the modulation circuit can exactly choose the phase，and the output data of the demodulator circuit is the same as the input data of the QDPSK modulate. The circuit achieves the prospective requirement of the design.
標(biāo)簽： QDPSK CPLD 調(diào)制解調(diào) 電路設(shè)計(jì)
上傳時(shí)間： 2014-01-13
上傳用戶：qoovoop
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2014-01-01
上傳用戶：maqianfeng
GMSK信號(hào)具有很好的頻譜和功率特性，特別適用于功率受限和信道存在非線性、衰落以及多普勒頻移的移動(dòng)突發(fā)通信系統(tǒng)。根據(jù)GMSK調(diào)制的特點(diǎn)，提出 亍一種以FPGA和CMX589A為硬件裁體的GMSK調(diào)制器的設(shè)計(jì)方案，并給出了方案的具體實(shí)現(xiàn)，包括系統(tǒng)結(jié)構(gòu)、利用CMX589A實(shí)現(xiàn)的高斯濾波器、 FPGA實(shí)現(xiàn)的調(diào)制指數(shù)為O．5的FM調(diào)制器以及控制器。對(duì)系統(tǒng)功能和性能測(cè)試結(jié)果表明，指標(biāo)符合設(shè)計(jì)要求，工作穩(wěn)定可靠。 關(guān)鍵詞：GMSK；DDS；FM調(diào)制器；FPGAl 引 言 由于GMSK調(diào)制方式具有很好的功率頻譜特性，較優(yōu)的誤碼性能，能夠滿足移動(dòng)通信環(huán)境下對(duì)鄰道干擾的嚴(yán)格要求，因此成為GSM、ETS HiperLANl以及GPRS等系統(tǒng)的標(biāo)準(zhǔn)調(diào)制方式。目前GMSK調(diào)制技術(shù)主要有兩種實(shí)現(xiàn)方法，一種是利用GMSK ASIC專用芯片來完成，典型的產(chǎn)品如FX589或CMX909配合MC2833或FX019來實(shí)現(xiàn)GMSK調(diào)制。這種實(shí)現(xiàn)方法的特點(diǎn)是實(shí)現(xiàn)簡(jiǎn)單、基帶信 號(hào)速率可控，但調(diào)制載波頻率固定，沒有可擴(kuò)展性。另外一種方法是利用軟件無線電思想采用正交調(diào)制的方法在FPGA和DSP平臺(tái)上實(shí)現(xiàn)。其中又包括兩種實(shí)現(xiàn) 手段，一種是采用直接分解將單個(gè)脈沖的高斯濾波器響應(yīng)積分分成暫態(tài)部分和穩(wěn)態(tài)部分，通過累加相位信息來實(shí)現(xiàn)；另一種采用頻率軌跡合成，通過采樣把高斯濾波 器矩形脈沖響應(yīng)基本軌跡存入ROM作為查找表，然后通過FM調(diào)制實(shí)現(xiàn)。這種利用軟件無線電思想實(shí)現(xiàn)GMSK調(diào)制的方法具有調(diào)制參數(shù)可變的優(yōu)點(diǎn)，但由于軟件 設(shè)計(jì)中涉及到高斯低通濾波、相位積分和三角函數(shù)運(yùn)算，所以調(diào)制器參數(shù)更改困難、實(shí)現(xiàn)復(fù)雜。綜上所述，本文提出一種基于CMX589A和FPGA的GMSK 調(diào)制器設(shè)計(jì)方案。與傳統(tǒng)實(shí)現(xiàn)方法比較具有實(shí)現(xiàn)簡(jiǎn)單、調(diào)制參數(shù)方便可控和軟件剪裁容易等特點(diǎn)，適合于CDPD、無中心站等多種通信系統(tǒng)，具有重要現(xiàn)實(shí)意義。
上傳時(shí)間： 2013-10-24
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