基于FPGA的多功能數字鐘的設計與實現 內附有詳盡的Verilog HDL源碼，其功能主要有：時間設置，時間顯示，跑表，分頻，日期設置，日期顯示等
標簽： Verilog FPGA HDL 多功能
上傳時間： 2013-08-18
上傳用戶：問題問題
有時間顯示與設置、秒表、鬧鐘、日期顯示與設置功能，用6個數碼管顯示。
標簽： 鬧鐘
上傳時間： 2013-08-20
上傳用戶：ttpay
fpga功能實現有限字長響應FIR，用verilog編寫
標簽： fpga FIR 有限字長
上傳時間： 2013-08-24
上傳用戶：hz07104032
本文詳細分析了COOLRUNNER系列CPLD的結構,特點及功能,使用VHDL語言實現數字邏輯,實現了水下沖擊波記錄儀電路的數字電路部分.
標簽： COOLRUNNER CPLD
上傳時間： 2013-08-26
上傳用戶：亞亞娟娟123
自己設計的Smartcard功能模塊，已經通過vcs仿真和FPGA驗證，可以使用。
標簽： Smartcard 模塊
上傳用戶：小鵬
Altera FPGA配置的特殊管腳說明。
標簽： Altera FPGA 管腳
上傳時間： 2013-08-27
上傳用戶：hfnishi
實現由ARM2410本身配置fpga的功能\r\nfpga型號是ECP35和1K50/1C6
標簽： 2410 fpga ARM
上傳時間： 2013-08-28
上傳用戶：ligi201200
50個各種不同功能的CPLD程序例子，拿來就可以用，每個都經過了綜合測試，非常實用
標簽： CPLD 程序
上傳時間： 2013-08-29
上傳用戶：yuanyuan123
智能機器小車主要完成尋跡功能，由機械結構和控制單元兩個部分組成。機械結構是一個由底盤、前后輔助輪、控制板支架、傳感器支架、左右驅動輪、步進電機等組成?？刂茊卧糠种饕芍饕瑐鞲衅骷捌湔{理電路、步進電機及驅動電路、控制器三個部分。本設計的核心為控制器部分，采用Altera MAX7000S系列的EPM7064LC84-15作主控芯片。CPLD芯片的設計主要在MAX+plusⅡ10.0環境下利用VHDL語言編程實現。驅動步進電機電路主要利用ULN2803作為驅動芯片。
標簽： CPLD 設計實現 智能機
上傳時間： 2013-08-30
上傳用戶：ve3344
AlteraFPGA的特殊管腳的連接(中文)
標簽： Altera FPGA 管腳 連接
上傳時間： 2013-09-01
上傳用戶：xhwst
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