數(shù)字濾波器是現(xiàn)代數(shù)字信號(hào)處理系統(tǒng)的重要組成部分之一。ⅡR數(shù)字濾波器又是其中非常重要的一類慮波器，因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應(yīng)用。 本文研究了ⅡR數(shù)字濾波器的常用設(shè)計(jì)方法，在分析各種ⅡR實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，利用MATLAB針對(duì)并聯(lián)型結(jié)構(gòu)的ⅡR數(shù)字濾波器做了多方面的仿真，從理論分析和仿真情況確定了所要設(shè)計(jì)的ⅡR數(shù)字濾波器的實(shí)現(xiàn)結(jié)構(gòu)以及中間數(shù)據(jù)精度。然后基于FPGA的結(jié)構(gòu)特點(diǎn)，研究了ⅡR數(shù)字濾波器的FPGA設(shè)計(jì)與實(shí)現(xiàn)，提出應(yīng)用流水線技術(shù)和并行處理技術(shù)相結(jié)合的方式來提高ⅡR數(shù)字濾波器處理速度的方法，同時(shí)又從ⅡR數(shù)字濾波器的結(jié)構(gòu)特性出發(fā)，提出利用ⅡR數(shù)字濾波器的分解技術(shù)來改善ⅡR濾波器的設(shè)計(jì)。在ⅡR實(shí)現(xiàn)方面，本文采用Verilog HDL語言編寫了相應(yīng)的硬件實(shí)現(xiàn)程序，將內(nèi)置SignalTap Ⅱ邏輯分析器的ⅡR設(shè)計(jì)下載到FPGA芯片，并利用Altera公司的SignalTap Ⅱ邏輯分析儀進(jìn)行了定性測試，同時(shí)利用HP頻譜儀進(jìn)行定性與定量的觀測，仿真與實(shí)驗(yàn)測試結(jié)果表明設(shè)計(jì)方法正確有效。
標(biāo)簽： FPGA IIR 數(shù)字濾波器
上傳時(shí)間： 2013-04-24
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隨著信號(hào)處理技術(shù)的進(jìn)步和電子技術(shù)的發(fā)展，雷達(dá)信號(hào)偵察接收機(jī)逐漸從模擬體制向數(shù)字體制轉(zhuǎn)變。軟件無線電概念的提出，促使雷達(dá)偵察接收機(jī)朝大帶寬、全截獲方向發(fā)展，現(xiàn)有的串行信號(hào)處理體制已經(jīng)很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn)，為實(shí)現(xiàn)寬帶雷達(dá)信號(hào)偵察數(shù)字接收機(jī)提供了硬件支持。 本文結(jié)合FPGA芯片特點(diǎn)，在前人研究基礎(chǔ)上，從算法和硬件實(shí)現(xiàn)兩方面，對(duì)雷達(dá)信號(hào)偵察數(shù)字接收機(jī)若干關(guān)鍵技術(shù)進(jìn)行了研究和創(chuàng)新，主要研究內(nèi)容包括以下幾個(gè)方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設(shè)計(jì)聯(lián)合仿真技術(shù)。這種聯(lián)合仿真技術(shù)，大大提高了基于FPGA的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)的設(shè)計(jì)效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法，并將該算法在FPGA中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)可對(duì)600MHz帶寬內(nèi)的輸入信號(hào)進(jìn)行實(shí)時(shí)正交變換。 3)提出了一種全并行結(jié)構(gòu)FFT的FPGA實(shí)現(xiàn)方案，并將其在FPGA芯片中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)能夠在一個(gè)時(shí)鐘周期內(nèi)完成32點(diǎn)并行FFT運(yùn)算，滿足了數(shù)字信道化接收機(jī)對(duì)數(shù)據(jù)處理速度的要求。 4)提出了一種自相關(guān)信號(hào)檢測FPGA實(shí)現(xiàn)方案，通過改變FIFO長度改變自相關(guān)運(yùn)算點(diǎn)數(shù)，實(shí)現(xiàn)了弱信號(hào)檢測。提出通過二次門限處理來消除檢測脈沖中的毛刺和凹陷，降低了虛警概率，提高了檢測結(jié)果的可靠性。 5)在單通道自相關(guān)信號(hào)檢測算法基礎(chǔ)上，提出采用三路并行檢測，每路采用不同的相關(guān)點(diǎn)數(shù)和檢測門限，再綜合考慮三路檢測結(jié)果，得到最終檢測結(jié)果。給出了算法FPGA實(shí)現(xiàn)過程，并對(duì)設(shè)計(jì)進(jìn)行了聯(lián)合時(shí)序仿真，提高了檢測性能。 6)給出了一種利用FFT變換后的兩根最大譜線進(jìn)行插值的快速高精度頻率估計(jì)方法，并將該算法在FPGA硬件中進(jìn)行了實(shí)現(xiàn)。通過利用FFT運(yùn)算后的實(shí)/虛部最大值進(jìn)行插值，降低了硬件資源消耗、縮短了運(yùn)算延遲。 7)結(jié)合4)、5)、6)中的研究成果，完成了對(duì)雷達(dá)脈沖信號(hào)到達(dá)時(shí)間、終止時(shí)間、脈沖寬度和脈沖頻率的估計(jì)，最終在一塊FPGA芯片內(nèi)實(shí)現(xiàn)了一個(gè)精簡的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)，并在微波暗室中進(jìn)行了測試。
標(biāo)簽： FPGA 雷達(dá)信號(hào) 數(shù)字接收機(jī)
上傳時(shí)間： 2013-06-13
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文章包括以下四個(gè)部分 一、單電源運(yùn)放應(yīng)用：基礎(chǔ)知識(shí) 二、單電源運(yùn)放應(yīng)用：基本電路 三、單電源運(yùn)算放大器電路應(yīng)用：濾波 四、單電源運(yùn)算放大器的偏置與去耦電路設(shè)計(jì)
標(biāo)簽： 集成運(yùn)算放大器 電路 應(yīng)用實(shí)例
上傳時(shí)間： 2013-07-21
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Xilinx EDK是一個(gè)囊括所有用于設(shè)計(jì)嵌入式編程系統(tǒng)的解決方案。這個(gè)預(yù)配置的套件包括了Platform Studio工具以及您用嵌入式IBM PowerPC? 硬件處理器核和/或Xilinx MicroBlaze?軟處理器核進(jìn)行Xilinx平臺(tái)FPGA設(shè)計(jì)時(shí)所需的技術(shù)文檔和IP.
上傳時(shí)間： 2013-06-07
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擴(kuò)頻通信系統(tǒng)與常規(guī)的通信系統(tǒng)相比，具有很強(qiáng)的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優(yōu)點(diǎn)。在近年來得到了迅速的發(fā)展。本論文主要討論和實(shí)現(xiàn)了基于FPGA的直接序列擴(kuò)頻信號(hào)的解擴(kuò)解調(diào)處理。論文對(duì)該直擴(kuò)通信系統(tǒng)和FPGA設(shè)計(jì)方法進(jìn)行了相關(guān)研究，最后用Altera公司的最新的FPGA開發(fā)平臺(tái)Quarus Ⅱ5.0實(shí)現(xiàn)了相關(guān)設(shè)計(jì)。 整個(gè)系統(tǒng)分為兩個(gè)部分，發(fā)送部分和接收部分。發(fā)送部分主要有串并轉(zhuǎn)換、差分卷積編碼、PN碼擴(kuò)頻、QPSK調(diào)制、成型濾波等模塊。接收部分主要有前端抗干擾、數(shù)字下變頻、解擴(kuò)解調(diào)等模塊。 論文首先介紹了擴(kuò)頻通信系統(tǒng)的特點(diǎn)以及相關(guān)技術(shù)的國內(nèi)外發(fā)展現(xiàn)狀，并介紹了本論文的研究思路和內(nèi)容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結(jié)合實(shí)際需要，設(shè)計(jì)了一種零中頻DSSS解調(diào)解擴(kuò)方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數(shù)字外差調(diào)制的自適應(yīng)陷波器來進(jìn)行前端窄帶干擾抑制處理，用基于自適應(yīng)門限技術(shù)的滑動(dòng)相關(guān)捕獲和分時(shí)復(fù)用單相關(guān)器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環(huán)來減少載波提取的算法復(fù)雜度，用改進(jìn)型CORDIC算法實(shí)現(xiàn)NCO來方便的進(jìn)行擴(kuò)展。 接著，論文給出了系統(tǒng)總體設(shè)計(jì)和發(fā)送及接受子系統(tǒng)的各個(gè)功能模塊的實(shí)現(xiàn)分析以及在Quartus Ⅱ5.0上的實(shí)現(xiàn)細(xì)節(jié)，給出了仿真結(jié)果。 然后論文介紹了整個(gè)系統(tǒng)的硬件電路設(shè)計(jì)和它在真實(shí)系統(tǒng)中連機(jī)調(diào)試所得到的測試結(jié)果，結(jié)果表明該系統(tǒng)具有性能穩(wěn)定，靈活性好，生產(chǎn)調(diào)試容易，體積小，便于升級(jí)等特點(diǎn)并且達(dá)到課題各項(xiàng)指標(biāo)的要求。 最后是對(duì)論文工作的一些總結(jié)和對(duì)今后工作的展望。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時(shí)間： 2013-07-04
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H.264視頻編解碼標(biāo)準(zhǔn)以其高壓縮比、高圖像質(zhì)量、良好的網(wǎng)絡(luò)適應(yīng)性等優(yōu)點(diǎn)在數(shù)字電視廣播、網(wǎng)絡(luò)視頻流媒體傳輸、視頻實(shí)時(shí)通信等許多方面得到了廣泛應(yīng)用。提高H.264幀內(nèi)預(yù)測的速度，對(duì)于實(shí)時(shí)性要求較高的場合具有重大的意義。為此，論文在總結(jié)國內(nèi)外相關(guān)研究的基礎(chǔ)上，針對(duì)H.264幀內(nèi)預(yù)測的軟件實(shí)現(xiàn)具有運(yùn)算量大、實(shí)時(shí)性差等缺點(diǎn)，提出了一種基于FPGA的高并行、多流水線結(jié)構(gòu)的幀內(nèi)預(yù)測算法的硬件實(shí)現(xiàn)。 論文在詳細(xì)闡述H.264幀內(nèi)預(yù)測編碼技術(shù)的基礎(chǔ)上，分析了17種預(yù)測模式算法，通過Matlab仿真建模，直觀地給出了預(yù)測模式的預(yù)測效果，并在JM12.2官方驗(yàn)證平臺(tái)上測試比較各種預(yù)測模式對(duì)編碼性能的影響，以此為根據(jù)對(duì)幀內(nèi)預(yù)測模式進(jìn)行裁剪。接著論文提出了基于FPGA的幀內(nèi)預(yù)測系統(tǒng)的設(shè)計(jì)方案，將前段采集劍的RGB圖像通過色度轉(zhuǎn)換模塊轉(zhuǎn)換成YCbCr圖像，存入片外SDRAM中，控制模塊負(fù)責(zé)讀寫數(shù)掘送入幀內(nèi)預(yù)測模塊進(jìn)行處理。幀內(nèi)預(yù)測模塊中，采用一種并行結(jié)構(gòu)的可配置處理單元，即先求和再移位最后限幅的電路結(jié)構(gòu)，來計(jì)算各預(yù)測模式下的預(yù)測值，極大地減小了預(yù)測電路的復(fù)雜度。針對(duì)預(yù)測模式選擇算法，論文采用多模式并行運(yùn)算的方法，即多個(gè)結(jié)構(gòu)相同的殘差計(jì)算模塊，同時(shí)計(jì)算各種預(yù)測模式對(duì)應(yīng)的SATD值，充分發(fā)揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設(shè)計(jì)提高硬件的工作效率。最后，論文設(shè)計(jì)了LCD顯示模塊直觀地顯示所得到的最佳預(yù)測模式。 整個(gè)幀內(nèi)預(yù)測系統(tǒng)被劃分成多個(gè)功能模塊，采用層次化、模塊化的設(shè)計(jì)思想，并采用流水線結(jié)構(gòu)和乒乓操作來提高系統(tǒng)的并行性、運(yùn)行速度和總線利用率。所有模塊用Verilog語言設(shè)計(jì)，由Modelsim仿真和集成開發(fā)環(huán)境ISE9.1綜合。仿真與綜合結(jié)果表明，系統(tǒng)時(shí)鐘頻率最高達(dá)到106.7MHz。該設(shè)計(jì)在完成功能的基礎(chǔ)上，能夠較好地滿足實(shí)時(shí)性要求。論文對(duì)于研究基于FPGA的H.264視頻壓縮編碼系統(tǒng)進(jìn)行了有益的探索，具有一定的實(shí)用價(jià)值。
標(biāo)簽： H264 視頻編碼器 幀內(nèi)預(yù)測 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-21
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LT8900是LDT公司生產(chǎn)的一款低成本，高集成度的2.4GHZ的無線收發(fā)芯片，片上集成發(fā)射機(jī)，接收機(jī)，頻率綜合器，GFSK調(diào)制解調(diào)器。發(fā)射機(jī)支持功率可調(diào)，接收機(jī)采用數(shù)字?jǐn)U展通信機(jī)制，在復(fù)雜環(huán)境和強(qiáng)干擾條件下，可以達(dá)到優(yōu)良的收發(fā)性能。外圍電路簡單，只需搭配MCU以及少數(shù)外圍被動(dòng)器件。LT8900傳輸GFSK信號(hào)，發(fā)射功率約為2dBm，最大可以到6dBm。接收機(jī)采用低中頻結(jié)構(gòu)，接收靈敏度可以達(dá)到-87dBm。數(shù)字信道能量檢測可以隨時(shí)監(jiān)控信道質(zhì)量。 片上的發(fā)射接收FIFO寄存器可以和MCU進(jìn)行通信，存儲(chǔ)數(shù)據(jù)，然后以1Mbps數(shù)據(jù)率在空中傳輸。它內(nèi)置了CRC，F(xiàn)EC，auto-ack和重傳機(jī)制，可以大大簡化系統(tǒng)設(shè)計(jì)并優(yōu)化性能。 數(shù)字基帶支持4線SPI和2線I2C接口，此外還有Reset，Pkt_flag, Fifo_flag三個(gè)數(shù)字接口。 為了提高電池使用壽命，芯片在各個(gè)環(huán)節(jié)都降低功耗，芯片最低工作電壓可以到1.9V，在保持寄存器值條件下，最低電流為1uA。 芯片有QFN24 4*4mm和SSOP16封裝，都符合RoHS標(biāo)準(zhǔn)。
上傳時(shí)間： 2013-04-24
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因?yàn)槊芊忏U酸蓄電池的諸多優(yōu)點(diǎn)，因此獲得了廣泛應(yīng)用．然而密封鉛酸蓄電池的 充電技術(shù)似乎不被看重，因充電方式不合理而造成電池過早報(bào)廢的情況普遍存 在．有鑒于此，筆者設(shè)計(jì)制作了一款二階段恒流限壓式鉛酸電池充電器。 充電原理分析：
上傳時(shí)間： 2013-05-27
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集成運(yùn)算放大電路的一般組成及其單元結(jié)構(gòu)，如恒流源電路、差分放大電路、CC-CE、CC-CB 電路和互補(bǔ)輸出電路等。 運(yùn)算放大器主要由輸入級(jí)、中間放大級(jí)、輸出級(jí)和偏置電路等四部分組成
標(biāo)簽： 運(yùn)算放大器 電路圖
上傳時(shí)間： 2013-04-24
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51單片機(jī)與三菱PLC串口通訊，下面試驗(yàn)成功的程序，用單片機(jī)給PLC置位Y1
標(biāo)簽： PLC 51單片機(jī) 三菱 串口通訊
上傳時(shí)間： 2013-04-24
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