差分跳頻(DFH)是集跳頻圖案、信息調(diào)制與解調(diào)于一體，是一個全面基于數(shù)字信號處理的全新概念的通信系統(tǒng)，其技術(shù)體制和原理與常規(guī)跳頻完全不同，較好地解決了數(shù)據(jù)速率和跟蹤干擾等問題，代表了當(dāng)前短波通信的一個重要發(fā)展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統(tǒng)，并獲得了成功，但我國對該體制和技術(shù)的研究還處于初始階段，目前還不太成熟，離實際應(yīng)用還有一段距離。 本文主要基于FPGA芯片的基礎(chǔ)上對差分跳頻進(jìn)行了研究，用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。而且設(shè)計中盡量采用軟件無線電體系結(jié)構(gòu)，減少模擬環(huán)節(jié)，把數(shù)字化處理盡量靠近天線，從而建立一個通用、標(biāo)準(zhǔn)、模塊化的硬件平臺，用軟件編程來實現(xiàn)差分跳頻的各種功能，從基于硬件的設(shè)計方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實現(xiàn)方案。在頻率合成中，著重對DDS的相位截斷誤差及幅度量化誤差進(jìn)行仿真，找出基于FPGA實現(xiàn)的最佳參數(shù)及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進(jìn)行設(shè)計。最后根據(jù)設(shè)計方案制作基于FPGA的電路板。 設(shè)計中跳頻圖案、直接數(shù)字頻率合成器、頻率識別、位同步、跳頻圖案恢復(fù)、線性調(diào)頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進(jìn)行設(shè)計，以便能夠在所有廠家的FPGA芯片中移植。
上傳時間： 2013-07-22
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激光測距是隨著激光技術(shù)的出現(xiàn)而發(fā)展起來的一種精密測量技術(shù)，因其良好的精確度特性廣泛地應(yīng)用在軍事和民用領(lǐng)域。但傳統(tǒng)的激光測距系統(tǒng)大多采用分立的單元電路搭建而成，不僅造成了開發(fā)成本較高，電路較復(fù)雜，調(diào)試?yán)щy等諸多問題，而且這種系統(tǒng)體積和重量較大，嚴(yán)重阻礙了激光測距系統(tǒng)的普及應(yīng)用，因此近年來激光測距技術(shù)向著小型化和集成化的方向發(fā)展。本文就旨在找出一種激光測距的集成化方案，將激光接收電路部分集成為一個專用集成電路，使傳統(tǒng)的激光測距系統(tǒng)簡化成三個部分，激光器LD、接收PD和一片集成電路芯片。 本文設(shè)計的激光測距系統(tǒng)基于相位差式激光測距原理，綜合當(dāng)前所有的測相技術(shù)，提出了一種基于FPGA的芯片運(yùn)用DCM的動態(tài)移相功能實現(xiàn)相位差測量的方法。該方法實現(xiàn)起來方便快捷，無需復(fù)雜的過程計算，不僅能夠達(dá)到較高的測距精度，同時可以大大簡化外圍電路的設(shè)計，使測距系統(tǒng)達(dá)到最大程度的集成化，滿足了近年來激光測距系統(tǒng)向小型化和集成化方向發(fā)展的要求，除此，該方法還可以減少環(huán)境因素對測距誤差的影響，降低測距系統(tǒng)對測試環(huán)境的要求。本論文的創(chuàng)新點有： 1.基于方波實現(xiàn)激光的調(diào)制和發(fā)射，簡化了復(fù)雜的外圍電路設(shè)計； 2.激光測距的數(shù)據(jù)處理系統(tǒng)在一片F(xiàn)PGA芯片上實現(xiàn)，便于系統(tǒng)的集成。 在基于DCM的激光測距方案中，本文詳細(xì)的敘述了利用DCM測相的基本原理，并給出了由相位信息得到距離信息的計算過程，然后將利用不同測尺測得的結(jié)果進(jìn)行合成，并最終將距離的二進(jìn)制信息轉(zhuǎn)換成十進(jìn)制顯示出來。本文以Xilinx公司Virtex-II Pro開發(fā)板做為開發(fā)平臺，通過編程和仿真驗證了該測距方案的可行性。在采用多次測量求平均值的情況下，該測距方案的測距精度可以達(dá)到3mm，測距量程可達(dá)100m。該方案設(shè)計新穎，可將整個的數(shù)據(jù)處理系統(tǒng)在FPGA芯片中實現(xiàn)，為最終的專用集成芯片的設(shè)計打下了基礎(chǔ)，有利于測距系統(tǒng)的集成單片化。
標(biāo)簽： FPGA 激光測距 數(shù)據(jù)處理
上傳時間： 2013-06-20
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正交頻分復(fù)用(OFDM)技術(shù)是一種多載波數(shù)字調(diào)制技術(shù)，具有頻譜利用率高、抗多徑干擾能力強(qiáng)、成本低等特點，適合無線通信的高速化、寬帶化及移動化的需求，將成為下一代無線通信系統(tǒng)(4G)的核心調(diào)制傳輸技術(shù)。 本文首先描述了OFDM技術(shù)的基本原理。對OFDM的調(diào)制解調(diào)以及其中涉及的特性和關(guān)鍵技術(shù)等做了理論上的分析，指出了OFDM區(qū)別于其他調(diào)制技術(shù)的巨大優(yōu)勢；然后針對OFDM中的信道估計技術(shù)，深入分析了基于FFT級聯(lián)的信道估計理論和基于聯(lián)合最大似然函數(shù)的半盲分組估計理論，在此基礎(chǔ)上詳細(xì)研究描述了用于OFDM系統(tǒng)的迭代的最大似然估計算法，并利用Matlab做了相應(yīng)的仿真比較，驗證了它們的有效性。 而后，在Matlab中應(yīng)用Simulink工具構(gòu)建OFDM系統(tǒng)仿真平臺。在此平臺上，對OFDM系統(tǒng)在多徑衰落、高斯白噪聲等多種不同的模型參數(shù)下進(jìn)行了仿真，并給出了數(shù)據(jù)曲線，通過分析結(jié)果可正確評價OFDM系統(tǒng)在多個方面的性能。 在綜合了OFDM的系統(tǒng)架構(gòu)和仿真分析之后，設(shè)計并實現(xiàn)了基于FPGA的OFDM調(diào)制解調(diào)系統(tǒng)。首先根據(jù)802.16協(xié)議和OFDM系統(tǒng)的具體要求，設(shè)定了合理的參數(shù)；然后從調(diào)制器和解調(diào)器的具體組成模塊入手，對串/并轉(zhuǎn)換，QPSK映射，過采樣處理，插入導(dǎo)頻，添加循環(huán)前綴，IFFT/FFT，幀同步檢測等各個模塊進(jìn)行硬件設(shè)計，詳細(xì)介紹了各個模塊的設(shè)計和實現(xiàn)過程，并給出了相應(yīng)的仿真波形和參數(shù)說明。其中，針對定點運(yùn)算的局限性，為系統(tǒng)設(shè)計并自定義了24位的浮點運(yùn)算格式，參與傅立葉反變換和傅立葉變換的運(yùn)算，在系統(tǒng)參數(shù)允許的范圍內(nèi)，充分利用了有限資源，提高了系統(tǒng)運(yùn)算精度；然后重點描述了基于FPGA的快速傅立葉變換算法的改進(jìn)、優(yōu)化和設(shè)計實現(xiàn)，針對原始快速傅立葉變換FPGA實現(xiàn)算法運(yùn)算空閑時間過多，資源占用較大的問題，提出了帶有流水作業(yè)功能、資源占用較少的快速傅立葉變換優(yōu)化算法設(shè)計方案，使之運(yùn)用于OFDM基帶處理系統(tǒng)當(dāng)中并加以實現(xiàn)，結(jié)果滿足系統(tǒng)參數(shù)的需求。最后以理論分析為依據(jù)，對整個OFDM的基帶處理系統(tǒng)進(jìn)行了系統(tǒng)調(diào)試與性能分析，證明了設(shè)計的可行性。 綜上所述，本文完成了一個基于FPGA的OFDM基帶處理系統(tǒng)的設(shè)計、仿真和實現(xiàn)。本設(shè)計為OFDM通信系統(tǒng)的進(jìn)一步改進(jìn)提供了大量有用的數(shù)據(jù)。
標(biāo)簽： FPGA OFDM 調(diào)制解調(diào)器
上傳時間： 2013-04-24
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在圖像處理及檢測系統(tǒng)中，實時性要求往往影響著系統(tǒng)處理速度的性能。本文在分析研究視頻檢測技術(shù)及方法的基礎(chǔ)上，應(yīng)用嵌入式系統(tǒng)設(shè)計和圖像處理技術(shù)，以交通信息視頻檢測系統(tǒng)為研究背景，展開了基于FPGA視頻圖像檢測技術(shù)的研究與應(yīng)用，通過系統(tǒng)仿真驗證了基于FPGA架構(gòu)的圖像并行處理和檢測系統(tǒng)具有較高的實時處理能力，能夠準(zhǔn)確并穩(wěn)定地檢測出運(yùn)動目標(biāo)的信息。可見FPGA對提高視頻檢測及處理的實時性是一個較好的選擇。 本文主要研究的內(nèi)容有： 1．分析研究了視頻圖像檢測技術(shù)，針對傳統(tǒng)基于PC構(gòu)架和DSP處理器的視頻檢測系統(tǒng)的弊端，并從可靠性、穩(wěn)定性、實時性和開發(fā)成本等因素考慮，提出了以FPGA芯片作為中央處理器的嵌入式并行數(shù)據(jù)處理系統(tǒng)的設(shè)計方案。 2．應(yīng)用模塊化的硬件設(shè)計方法，構(gòu)建了新一代嵌入式視頻檢測系統(tǒng)的硬件平臺。該系統(tǒng)由異步FIFO模塊、圖像空間轉(zhuǎn)換模塊、SRAM幀存控制模塊、圖像預(yù)處理模塊和圖像檢測模塊等組成，較好地解決了圖像采樣存儲、處理和傳輸?shù)膯栴}，并為以后系統(tǒng)功能的擴(kuò)展奠定了良好的基礎(chǔ)。 3．在深入研究了線性與非線性濾波幾種圖像處理算法，分析比較了各自的優(yōu)缺點的基礎(chǔ)上，本文提出一種適合于FPGA的快速圖像中值濾波算法，并給出該算法的硬件實現(xiàn)結(jié)構(gòu)圖，應(yīng)用VHDL硬件描述語言編程、實現(xiàn)，仿真結(jié)果表明，快速中值濾波算法的處理速度較傳統(tǒng)算法提高了50％，更有效地降低了系統(tǒng)資源占用率和提高了系統(tǒng)運(yùn)算速度，增強(qiáng)了檢測系統(tǒng)的實時性能。 4．研究了基于視頻的交通車流量檢測算法，重點討論背景差分法，圖像二值化以及利用直方圖分析方法確定二值化的閾值，并對圖像進(jìn)行了直方圖均衡處理，提高圖像檢測精度。并結(jié)合嵌入式系統(tǒng)處理技術(shù)，在FPGA系統(tǒng)上研究設(shè)計了這些算法的硬件實現(xiàn)結(jié)構(gòu)，用VHDL語言實現(xiàn)，并對各個模塊及相應(yīng)算法做出了功能仿真和性能分析。 5．系統(tǒng)仿真與驗證是整個FPGA設(shè)計流程中最重要的步驟，針對現(xiàn)有仿真工具用手動設(shè)置輸入波形工作量大等弊病，本文提出了一種VHDL測試基準(zhǔn)(TestBench)方法解決系統(tǒng)輸入源仿真問題，用TEXTIO程序包設(shè)計了MATLAB與FPGA仿真軟件的接口，很好地解決了仿真測試中因測試向量龐大而難以手動輸入的問題。并將系統(tǒng)的仿真結(jié)果數(shù)據(jù)在MATLAB上還原為圖像，方便了系統(tǒng)測試結(jié)果的分析與調(diào)試。系統(tǒng)測試的結(jié)果表明，運(yùn)動目標(biāo)的檢測基本符合要求，可以排除行走路人等移動物體(除車輛外)的噪聲干擾，有效地檢測出正確的目標(biāo)。 本文主要研究了基于FPGA片上系統(tǒng)的圖像處理及檢測技術(shù)，針對FPGA技術(shù)的特點對某些算法提出了改進(jìn)，并在MATLAB、QuartusⅡ和ModelSim軟件開發(fā)平臺上仿真實現(xiàn)，仿真結(jié)果達(dá)到預(yù)期目標(biāo)。本文的研究對智能化交通監(jiān)控系統(tǒng)的車流量檢測做了有益探索，對其他場合的圖像高速處理及檢測也具有一定的參考價值。
上傳時間： 2013-07-13
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嵌入式圖像采集、處理與傳輸系統(tǒng)具有體積小、穩(wěn)定性高等優(yōu)點，在智能交通、電力、通訊、計算機(jī)視覺等領(lǐng)域應(yīng)用廣泛。隨著DSP技術(shù)的發(fā)展，在DSP上用軟件實現(xiàn)實時視頻壓縮成為數(shù)字視頻壓縮標(biāo)準(zhǔn)應(yīng)用的亮點，這種應(yīng)用比起專門的壓縮芯片更具有靈活性和升級潛力。 本文主要研究一種基于DSP TMS320VC5402脫機(jī)視頻采集、壓縮編碼和視頻數(shù)據(jù)通信的方法和DSP外圍硬件系統(tǒng)設(shè)計。 在本設(shè)計中，圖像采集部分利用SAA7111視頻采集芯片完成視頻信號的精確采集；利用FPGA完成復(fù)雜且高速的邏輯控制及時序設(shè)計，完成DSP外擴(kuò)RAM，F(xiàn)lash等高速硬件電路設(shè)計，同時完成DSP的地址譯碼電路，將采集的數(shù)字視頻信號存儲在DSP外擴(kuò)存儲空間中；用FPGA基于N1OSⅡ來虛擬設(shè)計了I
標(biāo)簽： 圖像采集 遠(yuǎn)程傳輸
上傳時間： 2013-07-02
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8051系列是至今為止最成功的單片機(jī)之一，在FPGA平臺上研究帶硬件浮點運(yùn)算器的8051是對其在SoC及專用化的方向上的一次邁進(jìn)。文章首先介紹了8051的基本架構(gòu)，包括硬件模塊、指令系統(tǒng)、內(nèi)存分配以及基本外設(shè)。然后講解了在設(shè)計8051時如何劃分模塊，每個模塊的功能與設(shè)計，同時也介紹了如何設(shè)計流水線來加速8051的處理速度。對于浮點運(yùn)算器，文章介紹了IEEE浮點數(shù)的表示方法，包括各種特殊值的表示方法以及作用。在探討浮點運(yùn)算器設(shè)計的時候首先是給出了模塊的劃分及其實現(xiàn)的功能，然后以生動的實例介紹了加減乘除四種浮點運(yùn)算的算法。在介紹完8051與浮點運(yùn)算器設(shè)計以后，文章介紹了如何將浮點運(yùn)算器集成到8051上，包括硬件上的數(shù)據(jù)線接口和控制線接口，以及軟件中如何運(yùn)用硬件浮點運(yùn)算器。最后文章給出了此設(shè)計在ModelSim上的仿真結(jié)果以及在CyclonelIFPGA芯片上的驗證過程，可以清楚地看到，與KeilC51軟件庫的浮點運(yùn)算相比，加法運(yùn)算從186個時鐘周期減少到4個時鐘周期，減法運(yùn)算從200個時鐘周期減少到4個時鐘周期，乘法運(yùn)算從241個時鐘周期減少到4個時鐘周期，而除法則由原來的¨lO個時鐘周期減少到4個時鐘周期，可見硬件浮點運(yùn)算器使8051在運(yùn)算能力上有了質(zhì)的提高。 筆者也在“Google”和“百度”搜索引擎上，以及“維普數(shù)據(jù)論文網(wǎng)’’上搜索過，都沒有發(fā)現(xiàn)有類似的設(shè)計，帶硬件浮點運(yùn)算器的8051可謂是一次創(chuàng)新，希望在實際應(yīng)用中能有用武之地。
標(biāo)簽： FPGA 8051 硬件 浮點運(yùn)算器
上傳時間： 2013-04-24
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JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標(biāo)準(zhǔn)化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標(biāo)準(zhǔn)。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。 動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實時性強(qiáng)，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實時采集攝像頭傳送的動態(tài)圖像，進(jìn)行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計結(jié)果完全達(dá)到了實時性的要求。 本文從系統(tǒng)實現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點以及它的設(shè)計流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標(biāo)準(zhǔn)實現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實現(xiàn)上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計了基于改進(jìn)的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進(jìn)行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進(jìn)行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運(yùn)行，在FPGA芯片上實現(xiàn)整個JPEG實時圖像編解碼系統(tǒng)(soc)。 在FPGA上實現(xiàn)硬件模塊化的JPEG算法，具有造價低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點，適用于精度要求高且需要對圖像進(jìn)行逐幀處理的遠(yuǎn)程微小目標(biāo)識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實意義。通過在FPGA上實現(xiàn)JPEG編解碼，進(jìn)一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進(jìn)行此類硬件模塊設(shè)計的技術(shù)特點，是本課題的重要學(xué)術(shù)意義所在。
上傳時間： 2013-04-24
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隨著信息技術(shù)的發(fā)展，數(shù)字信號的采集與處理在科學(xué)研究、工業(yè)生產(chǎn)、航空航天、醫(yī)療衛(wèi)生等部門得到越來越廣泛的應(yīng)用，這些應(yīng)用中對數(shù)字信號的傳輸速度提出了比較高的要求。傳統(tǒng)的基于ISA總線的信號傳輸效率低，嚴(yán)重制約著系統(tǒng)性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優(yōu)點成為當(dāng)今最流行的計算機(jī)局部總線。但是，由于PCI總線硬件接口復(fù)雜、不易于接入、協(xié)議規(guī)范比較繁瑣等缺點，常常需要專用的接口芯片作為橋接，為了解決這一系列問題，本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實現(xiàn)方案，支持PCI突發(fā)訪問方式，突發(fā)長度為8至128個雙字長度，核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8，容量為6000個邏輯宏單元，速度為-8，編譯后系統(tǒng)速度可以達(dá)到80MHz，取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面，特別討論了PCI接口模塊、地址轉(zhuǎn)換模塊、數(shù)據(jù)緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個功能模塊的設(shè)計方案和硬件電路實現(xiàn)方法，著重分析了PCI接口模塊的數(shù)據(jù)傳輸方式，采用模塊化的方法設(shè)計了內(nèi)部控制邏輯，并進(jìn)行了相關(guān)的時序仿真和邏輯驗證，硬件需要軟件的配合才能實現(xiàn)其功能，因此設(shè)備驅(qū)動程序的設(shè)計是一個重要部分，論文研究了Windows XP體系結(jié)構(gòu)下的WDM驅(qū)動模式的組成、開發(fā)設(shè)備驅(qū)動程序的工具以及開發(fā)系統(tǒng)實際硬件的設(shè)備驅(qū)動程序時的一些關(guān)鍵技術(shù)。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關(guān)鍵技術(shù)，對PCI數(shù)據(jù)采集卡進(jìn)行了整體方案的設(shè)計。該系統(tǒng)采用Altera公司的cyclone Ⅱ系列FPGA實現(xiàn)。
上傳時間： 2013-05-22
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當(dāng)今電子系統(tǒng)的設(shè)計是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計是以知識產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語言為主要設(shè)計手段，借助以計算機(jī)為平臺的EDA工具進(jìn)行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進(jìn)行SOPC(System On a Programmable Chip)設(shè)計流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實現(xiàn)方案，模塊化的設(shè)計方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進(jìn)行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進(jìn)一步提高了開發(fā)效率。 在進(jìn)行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-05-28
上傳用戶：koulian
測試儀廣泛應(yīng)用于國民經(jīng)濟(jì)和國防建設(shè)的各個領(lǐng)域，是科研和生產(chǎn)不可或缺的重要裝備之一。其工作原理是由信號發(fā)生裝置向被測對象發(fā)送激勵信號，同時由信號采集與處理裝置通過傳感器采集被測對象的響應(yīng)信號，并送到上位機(jī)進(jìn)行數(shù)據(jù)分析和處理。本文研究采用靈活的現(xiàn)場可編程邏輯陣列FPGA為核心，協(xié)調(diào)整個儀器的運(yùn)轉(zhuǎn)，并采用先進(jìn)的USB總線技術(shù)，將信號發(fā)生、信號采集與處理有機(jī)地集成為一體的多功能測試儀。 本文的第一章介紹了測試儀及其研究應(yīng)用現(xiàn)狀，根據(jù)儀器的成本、便攜性和通用性要求不斷提高的發(fā)展趨勢，提出了本課題的研究任務(wù)和關(guān)鍵技術(shù)； 第二章從硬件和軟件兩個方面討論了測試儀的總體設(shè)計方案，并且分別詳述了電源模塊、USB模塊、FPGA模塊、DSP模塊、A/D模塊、D/A模塊這六個功能模塊的硬件設(shè)計； 第三章討論了USB模塊相關(guān)的軟件設(shè)計，其中包含USB固件設(shè)計、驅(qū)動程序設(shè)計和客戶應(yīng)用程序設(shè)計三個方面的內(nèi)容，詳細(xì)論述了各部分軟件的架構(gòu)和主要功能模塊的實現(xiàn)。 第四章討論了主控器FPGA的設(shè)計，是本文的核心部分。先從總體上介紹了FPGA的設(shè)計方案，然后從MCU模塊、信號采集模塊、信號發(fā)生模塊三部分具體描述了其實現(xiàn)方式。軟件設(shè)計上采用了模塊化的設(shè)計思想，使得結(jié)構(gòu)清晰，可讀性強(qiáng)，易于進(jìn)一步開發(fā)；并且靈活的使用了有限狀態(tài)機(jī)，大大提高了程序的穩(wěn)定性和運(yùn)行效率。 第五章介紹了DSP模塊的設(shè)計，討論了波形生成的原理及實現(xiàn)，并提出了與FPGA接口的方式。 第六章詳細(xì)描述了實驗的步驟和結(jié)果，分別從單通道采樣和多通道采樣兩方面實驗，驗證了儀器的性能和設(shè)計的可行性。
上傳時間： 2013-06-25
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