ACTEL的FPGA完整開發(fā)文擋 含測試源碼
標(biāo)簽： ACTEL FPGA 測試 源碼
上傳時間： 2013-08-16
上傳用戶：kristycreasy
TMS3205402Verilog HDL源碼
標(biāo)簽： 3205402 Verilog TMS HDL
上傳時間： 2013-08-17
上傳用戶：shizhanincc
基于FPGA的交通燈的設(shè)計 有Verilog HDL 源碼、仿真圖與引腳配置圖，已下載實(shí)現(xiàn)\r\n
標(biāo)簽： Verilog FPGA HDL 交通燈
上傳時間： 2013-08-18
上傳用戶：BOBOniu
CRC校驗(yàn)碼并行計算的FPGA實(shí)現(xiàn),PDF打開
標(biāo)簽： FPGA CRC 校驗(yàn)碼
上傳用戶：vmznxbc
實(shí)現(xiàn)基于CPLD的CCD采集系統(tǒng)設(shè)計源碼
標(biāo)簽： CPLD CCD 采集 系統(tǒng)設(shè)計
上傳用戶：pkzz021
基于FPGA的多功能數(shù)字鐘的設(shè)計與實(shí)現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
s3c2410開發(fā)板cpld源碼，希望有些參考價值
標(biāo)簽： s3c2410 cpld 開發(fā)板 源碼
上傳時間： 2013-08-20
上傳用戶：wtrl
FPGA RSIC CPU設(shè)計文檔和源碼是EDA中對CPU設(shè)計非常好用的程序
標(biāo)簽： CPU FPGA RSIC EDA
上傳時間： 2013-08-21
上傳用戶：cppersonal
信號糾錯---CRC校驗(yàn)參考設(shè)計。使用Xilinx公司器件
標(biāo)簽： CRC 信號糾錯 校驗(yàn)參考設(shè)計
上傳時間： 2013-08-24
上傳用戶：希醬大魔王
通過fpga產(chǎn)生時鐘的VHDL源碼，QII7.1下調(diào)試通過
標(biāo)簽： fpga VHDL 時鐘 源碼
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