常模信號是一類非常重要的信號，而專門應用于常模信號的常模算法[1]具有復雜度較低、實現(xiàn)起來比較簡單、對陣列模型的偏差不敏感等顯著的優(yōu)點。因此，常模算法引起了眾多學者的廣泛關(guān)注。近年來，常模算法在多用戶檢測領域[2]的研究越來越受到諸多學者的關(guān)注。不僅如此，常模算法在其他領域也是備受矚目，如常模算法在盲均衡以及波束形成等領域的應用也是目前研究的熱點。除此之外，常模算法已經(jīng)不僅僅局限在應用于常模信號，也可應用于多模信號[3]等。 本文對常模算法在多用戶檢測領域的應用以及FPGA[4]實現(xiàn)作了較多的研究工作，共分六章進行闡述。第一章為緒論，介紹了論文相關(guān)背景和本文的結(jié)構(gòu)；第二章首先對常模算法作了理論分析，并改進了傳統(tǒng)的2-2型常模算法，我們稱之為M2-2CMA，它在誤碼率性能上有一些改善；之后在MATLAB平臺上搭建了仿真平臺，分析了常模算法在多用戶檢測中的應用；第三章研究了相關(guān)文獻，簡單介紹了FPGA概念及其設計流程和設計方法，并對VerilogHDL以及Quartus軟件做了簡要介紹；第四章則詳細介紹了常模算法的FPGA實現(xiàn)，用一種基于統(tǒng)計數(shù)據(jù)的方法確定了數(shù)據(jù)位長及精度，提出了其實現(xiàn)的系統(tǒng)框圖，并詳細闡述了各主要模塊的設計與實現(xiàn)，同時給出了最后的報告文件以及最高數(shù)據(jù)處理速度；第五章則在MATLAB平臺和QuartuslI的基礎上搭建了一個仿真平臺，借助于平臺分析了2-2型常模算法移植到FPGA平臺后的性能，對不同的精度對系統(tǒng)性能的影響做了討論，也統(tǒng)計了不同信噪比、多址干擾下的誤碼率性能。最后一章是對全文的總結(jié)和對未來的展望。
上傳時間： 2013-06-23
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常用的實時數(shù)字信號處理的器件有可編程的數(shù)字信號處理(DSP)芯片(如AD系列、TI系列)、專用集成電路(ASIC)、現(xiàn)場可編程門陣列(FPGA)等。在工程實踐中,往往要求對信號處理要有高速性、實時性和靈活性,而已有的一些軟件和硬件實現(xiàn)方式則難以同時達到這幾方面的要求。隨著可編程邏輯器件和EDA技術(shù)的發(fā)展,使用FPGA來實現(xiàn)數(shù)字信號處理,既具有實時性,又兼顧了一定的靈活性。FPGA具有的靈活的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理,突破了并行處理、流水級數(shù)的限制,有效地利用了片上資源,加上反復的可編程能力,越來越受到國內(nèi)外從事數(shù)字信號處理的研究者所青睞。 FIR數(shù)字濾波器以其良好的線性特性被廣泛使用,屬于數(shù)字信號處理的基本模塊之一。本論文對基于FPGA的FIR數(shù)字濾波器實現(xiàn)進行了研究,所做的主要工作如下： 1.介紹了FIR數(shù)字濾波器的基本理論和FPGA的基本概況,以及FPGA設計流程、設計指導原則和常用的設計指導思想與技巧。 2.以FIR數(shù)字濾波器的基本理論為依據(jù),使用分布式算法為濾波器的硬件實現(xiàn)算法,并對其進行了詳細的討論。針對分布式算法中查找表規(guī)模過大的缺點,采用優(yōu)化分布式算法的多塊查找表方式使得硬件規(guī)模極大的減小。 3.設計出一個192階的FIR濾波器實例。其系統(tǒng)要求為：定點16位輸入、定點12位系數(shù)、定點16位輸出,采樣率為75MHz。設計用Quartus II軟件進行仿真,并將其仿真結(jié)果與Matlab仿真結(jié)果進行對比分析。 仿真結(jié)果表明,本論文設計的濾波器硬件規(guī)模較小,采樣率達到了75MHz。同時只要將查找表進行相應的改動,就能分別實現(xiàn)低通、高通、帶通FIR濾波器,體現(xiàn)了設計的靈活性。
標簽： FPGA FIR 數(shù)字濾波器
上傳時間： 2013-06-06
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數(shù)字電視地面?zhèn)鬏敇藴省W洲第二代衛(wèi)星數(shù)字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴展構(gòu)造和類似重復累積（RA，Repeat Accumulate）碼構(gòu)造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實現(xiàn)的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗矩陣準循環(huán)移位結(jié)構(gòu)的特點，結(jié)合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環(huán)移位擴展（CSEx，Cyclic Shift Expansion）實現(xiàn)的。在此基礎上，為了實現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環(huán)移位擴展的擴展因子。本文所述二次擴展構(gòu)造方法的特點在于，固定循環(huán)移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實現(xiàn)；（偽）隨機生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現(xiàn)復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設計方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構(gòu)造和相應的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規(guī)則、自適應、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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H.264/AVC是ITU與ISO/IEC(International Standard Organization/Intemational Electrotechnical Commission國際標準化組織/國際電工委員會)聯(lián)合推出的活動圖像編碼標準。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。基于上下文的自適應二進制算術(shù)編碼(Conrext-based Adaptive Binary Arithmetic Coding，CABAC)是H.264/AVC的兩個熵編碼方案之一，相對于另一熵編碼方案-CAVLC(基于上下文的自適應可變長編碼)，CABAC具有更高的數(shù)據(jù)壓縮率：在同等編碼質(zhì)量下要比CAVLC提高10％～15％的壓縮率。CABAC能實現(xiàn)很高的數(shù)據(jù)壓縮率，但這是以增加實現(xiàn)的復雜性為代價的。在已有的硬件實現(xiàn)方法上，CABAC的解碼效率并不高。 論文在深入研究CABAC解碼算法及其實現(xiàn)流程，并在仔細分析了H.264/AVC碼流結(jié)構(gòu)的基礎上，總結(jié)出了影響CABAC解碼效率的各個環(huán)節(jié)，并以此為出發(fā)點，對CABAC解碼所需中的各個功能模塊進行了優(yōu)化設計，設計出一種新的CABAC解碼器結(jié)構(gòu)，相對于一般的CABAC解碼器，它的解碼效率得到了顯著提高。論文針對影響CABAC解碼過程的"瓶頸"問題一多次訪問存儲部件影響解碼速率，提出了新的存儲組織方式，并根據(jù)CABAC的碼流結(jié)構(gòu)特性，采用4個子解碼器級聯(lián)的方式來進一步提高解碼速率。 最后，用Verilog語言對所設計的CABAC解碼器進行了描述，用EDA軟件對其進行了仿真，并在FPGA上驗證了其功能，結(jié)果顯示，該CABAC解碼器結(jié)構(gòu)顯著提高了解碼效率，能夠滿足高檔次實時通訊的要求。
上傳時間： 2013-07-03
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為了滿足外圍設備之間、外圍設備與主機之間高速數(shù)據(jù)傳輸，Intel公司于1991年提出PCI(Peripheral Component Interconnect)總線的概念，即周邊器件互連。因為PCI總線具有極高的數(shù)據(jù)傳輸率，所以在數(shù)字圖形、圖像和語音處理以及高速數(shù)據(jù)采集和處理等方面得到了廣泛的應用。 本論文首先對PCI總線協(xié)議做了比較深刻的分析，從設計要求和PCI總線規(guī)范入手，采用TOP-DOWN設計方法完成了PCI總線接口從設備控制器FPGA設計的功能定義：包括功能規(guī)范、性能要求、系統(tǒng)環(huán)境、接口定義和功能描述。其次從簡化設計、方便布局的角度考慮，完成了系統(tǒng)的模塊劃分。并結(jié)合設計利用SDRAM控制器來驗證PCI接口電路的性能。 然后通過PCI總線接口控制器的仿真、綜合及硬件驗證的描述介紹了用于FPGA功能驗證的硬件電路系統(tǒng)的設計，驗證系統(tǒng)方案的選擇，并描述了PCI總線接口控制器的布局布線結(jié)果以及硬件驗證的電路設計和調(diào)試方法。通過編寫測試激勵程序完成了功能仿真，以及布局布線后的時序仿真，并設計了PCB實驗板進行測試，證明所實現(xiàn)的PCI接口控制器完成了要求的功能。 最后，介紹了利用驅(qū)動程序開發(fā)工具DDK軟件進行軟件設計與開發(fā)的過程。完成系統(tǒng)設計及模塊劃分后，使用硬件描述語言(VHDL)描述系統(tǒng)，并驗證設計的正確性。
上傳時間： 2013-07-15
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圖像采集系統(tǒng)是數(shù)字圖像信號處理過程中不可缺少的重要部分，它將前端相機所捕獲的模擬信號轉(zhuǎn)化為數(shù)字信號，或者直接從數(shù)字相機中獲取數(shù)字信號，然后通過高速的計算機總線傳回計算機，憑借計算機的強大的運算、數(shù)據(jù)存儲與處理等操作能力，可以方便快捷地對信號進行分析處理，具有人機友好、功能靈活、可移植性強等優(yōu)點。隨著對數(shù)據(jù)傳送速度要求的提高，PCI總線以其高的數(shù)據(jù)傳輸率，即插即用，低功耗等眾多優(yōu)點，得到廣泛的應用。本文針對PCI總線接口電路使用的廣泛性，介紹了PLX公司橋接芯片PCI9054主模式的工作原理和中斷機制，采用可編程邏輯器件FPGA實現(xiàn)與PCI9054的本地接口的信號轉(zhuǎn)換，給出了邏輯實現(xiàn)方案和仿真圖。本文針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結(jié)果。同時，文中還在其它章節(jié)詳細介紹了系統(tǒng)的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調(diào)試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統(tǒng)的仿真結(jié)果和測試結(jié)果給出了分析及討論。最后還附上了系統(tǒng)的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關(guān)源程序清單。在文章的軟件設計部分介紹了WinDriver驅(qū)動開發(fā)工具，利用WinDriver工具，在WindowsXP系統(tǒng)下實現(xiàn)設備的驅(qū)動程序開發(fā)，完成主模式數(shù)據(jù)傳輸和設備中斷的功能。
上傳時間： 2013-06-03
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本文的設計采用FPGA來實現(xiàn)π/4DQPSK調(diào)制解調(diào)。采用π/4DQPSK的調(diào)制解調(diào)方式是基于頻帶利用率、誤比特率(即抗噪性)和實現(xiàn)復雜性等綜合因素的考慮；采用FPGA進行實現(xiàn)是考慮到高速的數(shù)據(jù)處理以及AD和DA的高速采樣。 本課題主要包含以下幾個方面的研究： 首先對π/4DQPSK技術(shù)的應用發(fā)展情況做簡單介紹，并對其調(diào)制解調(diào)原理進行了詳細的闡述。在理解原理的基礎上，將調(diào)制解調(diào)進行模塊化劃分，提出了實現(xiàn)的思路和方法。其中包括串并轉(zhuǎn)換，差分相位編碼，內(nèi)插，成形濾波器，正交調(diào)制，帶通濾波器及希爾伯特變換，解調(diào)，位同步，載波同步，差分相位解碼。 其次在FPGA上實現(xiàn)了π/4DQPSK的大部分模塊。其中調(diào)制端的各個模塊的功能都已經(jīng)實現(xiàn)，并綜合在一起，下載到開發(fā)板上進行了在線仿真。其中成形濾波器的設計大大降低了FPGA的資源開銷，是本次設計的創(chuàng)新；解調(diào)端對載波同步和位同步提出了設計思路，具體的實現(xiàn)還需要進一步的研究；接口電路的測試和在線仿真已經(jīng)完成。 最后提出了硬件實現(xiàn)的方案以及三種芯片的選型與設計，給出了簡要的電路圖和時序圖。
標簽： 4DQPSK FPGA 調(diào)制 解調(diào)技術(shù)
上傳時間： 2013-08-03
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數(shù)字語音通信是當前信息產(chǎn)業(yè)中發(fā)展最快、普及面最廣的業(yè)務。語音信號壓縮編碼是數(shù)字語音信號處理的一個方面，它和通信領域聯(lián)系最為密切。在現(xiàn)有的語音編碼中，美國聯(lián)邦標準混合激勵線性預測（MELP—Mixed Excited Linear Prediction）算法在2．4kb/s的碼率下取得了較好的語音質(zhì)量，具有廣闊的應用前景。 FPGA作為一種快速、高效的硬件平臺在數(shù)字信號處理和通信領域具有著獨特的優(yōu)勢。現(xiàn)代大容量、高速度的FPGA一般都內(nèi)嵌有可配置的高速RAM、PLL、LVDS、LVTTL以及硬件乘法累加器等DSP模塊。用FPGA來實現(xiàn)數(shù)字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構(gòu)成的DSP系統(tǒng)非常易于修改、測試及硬件升級。 本論文闡述了一種基于FPGA的混合激勵線性預測聲碼器的研究與設計。首先介紹了語音編碼研究的發(fā)展狀況以及低速率語音編碼研究的意義，接著在對MELP算法進行深入分析的基礎上，提出了利用DSP Builder在Matlab中建模的思路及實現(xiàn)過程，最后本文把重點放在MELP聲碼器的編解碼器設計上，利用DSP Builder、QuartusⅡ分別設計了其中的濾波器、分幀加窗處理、線性預測分析等關(guān)鍵模塊。 在Simulink環(huán)境下運用SignalCompiler對編解碼系統(tǒng)進行功能仿真，為了便于仿真，系統(tǒng)中沒有設計的模塊在Simulink中用數(shù)學模型代替，仿真結(jié)果表明，合成語音信號與原始信號很好的擬合，系統(tǒng)編解碼后語音質(zhì)量基本良好。
上傳時間： 2013-06-02
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在航空航天，遙感測量，安全防衛(wèi)以及家用影視娛樂等領域，要求能及時保存高清晰度的視頻信號供后期分析、處理、研究和欣賞。因此，研究一套處理速度快，性能可靠，使用方便，符合行業(yè)相關(guān)規(guī)范的高清視頻編解碼系統(tǒng)是十分必要的。 本文首先介紹了高清視頻的發(fā)展歷史。并就當前相關(guān)領域的發(fā)展闡述了高清視頻編解碼系統(tǒng)的設計思路，提出了可行的系統(tǒng)設計方案。基于H.264的高清視頻編碼系統(tǒng)對處理器的要求非常高，一般的DSP和通用處理器難以達到性能要求。本系統(tǒng)選擇富士通公司最新的專用視頻編解碼芯片MB86H51，實時編解碼分辨率達到1080p的高清視頻。芯片具有壓縮率高，功耗低，體積小等優(yōu)點。系統(tǒng)的控制設備由三塊FPGA芯片和ARM控制器共同完成。FPGA芯片分別負責視頻輸入輸出，碼流輸入輸出和主編解碼芯片的控制。ARM作為上層人機交互的控制器，向系統(tǒng)使用者提供操作界面，并與主控FPGA相連。方案實現(xiàn)了高清視頻的輸入，實時編碼和碼流存儲輸出等功能于一體，能夠編碼1080p的高清視頻并存儲在硬盤中。系統(tǒng)開發(fā)的工作難點在于FPGA的程序設計與調(diào)試工作。其次，詳細介紹了FPGA在系統(tǒng)中的功能實現(xiàn)，使用的方法和程序設計。使用VHDL語言編程實現(xiàn)I2C總線接口和接口控制功能，利用stratix系列FPGA內(nèi)置的M4K快速存儲單元實現(xiàn)128K的命令存儲ROM，并對設計元件模塊化，方便今后的功能擴展。編程實現(xiàn)了PIO模式的硬盤讀寫和SDRAM接口控制功能，實現(xiàn)高速的數(shù)據(jù)存儲功能。利用時序狀態(tài)機編程實現(xiàn)主芯片編解碼控制功能，完成編解碼命令的發(fā)送和狀態(tài)讀取，并對設計思路，調(diào)試結(jié)果和FPGA資源使用情況進行分析。著重介紹設計中用到的最新芯片及其工作方式，分析設計過程中使用的最新技術(shù)和方法。有很強的實用價值。最后，論文對系統(tǒng)就不同的使用情況提出了可供改進的方案，并對與高清視頻相關(guān)的關(guān)鍵技術(shù)作了分析和展望。
標簽： 高清視頻 編解碼 系統(tǒng)控制 模塊設計
上傳時間： 2013-07-26
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隨著信息產(chǎn)業(yè)的不斷發(fā)展,人們對數(shù)據(jù)傳輸速率要求越來越高,從而對數(shù)據(jù)發(fā)送端和接收端的性能都提出了更高的要求。接收機的一個重要任務就是在于克服各種非理想因素的干擾下,從接收到的被噪聲污染的數(shù)據(jù)信號中提取同步信息,并進而將數(shù)據(jù)正確的恢復出來。而數(shù)據(jù)恢復電路是光纖通信和其他許多類似數(shù)字通信領域中不可或缺的關(guān)鍵電路,其性能決定了接收端的總體性能。 目前,數(shù)據(jù)恢復電路的結(jié)構(gòu)主要有“時鐘提取”和“過采樣”兩種結(jié)構(gòu)。基于“過采樣”的數(shù)據(jù)恢復方法的關(guān)鍵是過采樣,即通過引入?yún)⒖紩r鐘,并增加時鐘源個數(shù)的方式來代替第一種方法中的“時鐘提取”。與“時鐘提取”的數(shù)據(jù)恢復方法相比,基于“過采樣”的數(shù)據(jù)恢復方法在性能上還有較大的差距,但是后者擁有高帶寬、立即鎖存能力、較低的等待時間和更高的抖動容限,更易于通過數(shù)字的方法實現(xiàn),實現(xiàn)更簡單,成本更低,并且這是一種數(shù)字化的模擬技術(shù)。如果能通過“過采樣”方法在普通的邏輯電路上實現(xiàn)622.08Mb/s甚至更高速率的數(shù)據(jù)恢復,并將它作為一個IP模塊來代替專用的時鐘恢復芯片,這無疑將是性能和成本的較好結(jié)合。 本文主要研究“過采樣”數(shù)據(jù)恢復電路的基本原理,通過全數(shù)字的設計方法,給出了在低成本可編程器件FPGA上實現(xiàn)數(shù)據(jù)恢復電路兩種不同的過采樣的實現(xiàn)方案,即基于時鐘延遲的過采樣和基于數(shù)據(jù)延遲的過采樣。基于時鐘延遲的過采樣數(shù)據(jù)恢復電路方案,通過測試驗證,其最高恢復的數(shù)據(jù)傳輸率可達到640Mb/s。測試結(jié)果表明,采用該方案實現(xiàn)的時鐘恢復電路可工作在光纖通信系統(tǒng)STM-4速率級,即622.08MHz頻率上,各方面指標基本符合要求。
標簽： FPGA 光接收機 數(shù)據(jù)恢復 電路
上傳時間： 2013-04-24
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