給出了兩種應用于兩級CMOS 運算放大器的密勒補償技術的比較,用共源共柵密勒補償技術設計出的CMOS 運放與直接密勒補償相比,具有更大的單位增益帶寬、更大的擺率和更小的信號建立時間等優點,還可以在達到相同補償效果的情況下極大地減小版圖尺寸. 通過電路級小信號等效電路的分析和仿真,對兩種補償技術進行比較,結果驗證了共源共柵密勒補償技術相對于直接密勒補償技術的優越性.
上傳時間： 2013-10-14
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針對科研實踐中需要采集大動態范圍模擬信號的問題，構建基于可變增益放大器8369的數字AGC系統。采用基于雙斜率濾波技術的設計，給出AGC控制算法的實現流程，利用Matlab仿真引入算例證明算法的可行性，并討論算法中關鍵參數取值對控制精度的影響。實際系統達到50dB動態范圍的設計目標。
上傳時間： 2013-12-22
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訊號路徑設計講座(9)針對高速應用的電流回授運算放大器電流回授運算放大器架構已成為各類應用的主要解決方案。該放大器架構具有很多優勢，并且幾乎可實施于任何需要運算放大器的應用當中。電流回授放大器沒有基本的增益頻寬產品的局限，隨著訊號振幅的增加，而頻寬損耗依然很小就證明了這一點。由于大訊號具有極小的失真，所以在很高的頻率情況下這些放大器都具有極佳的線性度。電流回授放大器在很寬的增益范圍內的頻寬損耗很低，而電壓回授放大器的頻寬損耗卻隨著增益的增加而增加。準確地說就是電流回授放大器沒有增益頻寬產品的限制。當然，電流回授放大器也不是無限快的。變動率受制于晶體管本身的速度限制（而非內部偏置(壓)電流）。這可以在給定的偏壓電流下實現更大的變動率，而無需使用正回授和其它可能影響穩定性的轉換增強技術。那么，我們如何來建立這樣一個奇妙的電路呢？電流回授運算放大器具有一個與差動對相對的輸入緩沖器。輸入緩沖器通常是一個射極追隨器或類似的器件。非反向輸入是高阻抗的，而緩沖器的輸出（即放大器的反向輸入）是低阻抗的。相反，電壓回授放大器的2個輸入均是高阻抗的。電流回授運算放大器輸出的是電壓，而且與透過稱為互阻抗Z(s)的復變函數流出或流入運算放大器的反向輸入端的電流有關。在直流電情況下，互阻抗很高（與電壓回授放大器類似），并且隨著頻率的增加而單極滾降。
上傳時間： 2013-10-19
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閂鎖效應是指CMOS器件所固有的寄生雙極晶體管被觸發導通，在電源和地之間存在一個低阻通路，大電流，導致電路無法正常工作，甚至燒毀電路
上傳時間： 2013-10-20
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
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由于電磁兼容的迫切要求，電磁干擾(EMI)抑制元件獲得了廣泛的應用。然而實際應用中的電磁兼容問題十分復雜，單單依靠理論知識是完全不夠的，它更依賴于廣大電子工程師的實際經驗。為了更好地解決電子產品的電磁兼容性這一問題，還要考慮接地、 電路與PCB板設計、電纜設計、屏蔽設計等問題[1][2]。本文通過介紹磁珠的基本原理和特性來說明它在開關電源電磁兼容設計中的重要性與應用，以期為設計者在設計新產品時提供必要的參考。 2 磁珠及其工作原理 磁珠的主要原料為鐵氧體，鐵氧體是一種立方晶格結構的亞鐵磁性材料，鐵氧體材料為鐵鎂合金或鐵鎳合金，它的制造工藝和機械性能與陶瓷相似，顏色為灰黑色。電磁干擾濾波器中經常使用的一類磁芯就是鐵氧體材料，許多廠商都提供專門用于電磁干擾抑制的鐵氧體材料。這種材料的特點是高頻損耗非常大，具有很高的導磁率，它可以使電感的線圈繞組之間在高頻高阻的情況下產生的電容最小。鐵氧體材料通常應用于高頻情況，因為在低頻時它們主要呈現電感特性，使得損耗很小。在高頻情況下，它們主要呈現電抗特性并且隨頻率改變。實際應用中，鐵氧體材料是作為射頻電路的高 頻衰減器使用的。實際上，鐵氧體可以較好的等效于電阻以及電感的并聯，低頻下電阻被電感短路，高頻下電感阻抗變得相當高，以至于電流全部通過電阻。鐵氧體是一個消耗裝置，高頻能量在上面轉化為熱能，這是由它的電阻特性決定的。 對于抑制電磁干擾用的鐵氧體，最重要的性能參數為磁導率和飽和磁通密度。磁導率可以表示為復數，實數部分構成電感，虛數部分代表損耗，隨著頻率的增加而增加。因此它的等效電路為由電感L和電阻R組成的串聯電路，如圖1所示，電感L和電阻R都是頻率的函數。當導線穿過這種鐵氧體磁芯時，所構成的電感阻抗在形式上是隨著頻率的升高而增加，但是在不同頻率時其機理是完全不同的。
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上傳時間： 2013-11-19
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隨著 EDA 設計的蓬勃發展，加之高速器件的大面積應用，單板的密度越來越大，提高 PCB單板的設計效率，已經成為我們亟待解決的問題。而 PCB 單機布線所花費的時間往往成為制約某一項目進度的瓶頸， 為大幅度提高單板整體設計效率，使用 MENTOR 公司的 ExpeditionPCB 布線器進行多人協同設計能很好地解決這個問題。而為了驗證生產質量，需要在單板上添加在線測試點，如何應用 Mentor 布線工具來自動添加測試點提高工作效率顯得尤為重要，本文就如何使用 ExpeditionPCB布線器自動添加測試點給出一些基本方法。 [關鍵詞] Mentor、測試點、提高效率
上傳時間： 2014-12-24
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layout中電源和地的處理
上傳時間： 2013-11-13
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撓性印制板很容易在大應力的作用下造成開裂或斷裂，在設計時常在拐角處采用抗撕裂結構設計以更好地改善FPC的抗撕裂的性能。
上傳時間： 2013-11-22
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誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。
上傳時間： 2014-12-22
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