現(xiàn)場可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬門至上千萬門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國內(nèi)市場基本上是國外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級電路設(shè)計(jì)和仿真以及最后對設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對部分電路進(jìn)行數(shù)字仿真，Spectre對進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
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在現(xiàn)代電子系統(tǒng)中，數(shù)字化已經(jīng)成為發(fā)展的必然趨勢，接收機(jī)數(shù)字化是電子系統(tǒng)數(shù)字化中的一項(xiàng)重要內(nèi)容，對數(shù)字化接收機(jī)的研究具有重要的意義。隨著數(shù)字化理論和微電子技術(shù)的迅速發(fā)展，高速的中頻數(shù)字化接收機(jī)的實(shí)現(xiàn)已經(jīng)成為可能。本文研究了一種基于FPGA的軟件無線電數(shù)字接收平臺(tái)的設(shè)計(jì)，并著重研究了其中數(shù)字中頻處理單元的設(shè)計(jì)和實(shí)現(xiàn)。FPGA器件具有設(shè)計(jì)靈活、開發(fā)周期短和開發(fā)成本低等優(yōu)點(diǎn)，所以廣泛應(yīng)用于各種通信系統(tǒng)中。相比于傳統(tǒng)的DSP串行結(jié)構(gòu)，F(xiàn)PGA能夠進(jìn)行流水線性設(shè)計(jì)，對數(shù)據(jù)進(jìn)行并行處理，所以FPGA在進(jìn)行數(shù)據(jù)量大，要求實(shí)時(shí)處理的系統(tǒng)設(shè)計(jì)時(shí)有很大的優(yōu)勢。 本文首先首先分析了軟件無線電當(dāng)前的發(fā)展趨勢及技術(shù)現(xiàn)狀，針對存在的處理速度跟不上的DSP瓶頸問題，提出了中頻軟件無線電的FPGA實(shí)現(xiàn)方案。本文以FPGA實(shí)現(xiàn)為重點(diǎn)，在深入分析軟件無線電相關(guān)理論的基礎(chǔ)上，著重研究和完成了中頻軟件無線電數(shù)字接收平臺(tái)兩大模塊的FPGA實(shí)現(xiàn)：數(shù)字下變頻相關(guān)模塊和數(shù)字調(diào)制解調(diào)模塊。其中，在深入研究數(shù)字下變頻實(shí)現(xiàn)結(jié)構(gòu)的基礎(chǔ)上，首先對數(shù)字下變頻模塊的數(shù)控振蕩器(NCO)采用了直接頻率合成技術(shù)(DDS)實(shí)現(xiàn)，其頻率分辨率高，靈活，易于實(shí)現(xiàn)；高效抽取濾波器組由積分梳狀濾波器(CIC)，半帶濾波器(HB)，F(xiàn)IR濾波器組成。對積分梳狀濾波器(CIC)本文采用了Hogenaur“剪除”理論對內(nèi)部寄存器的位寬進(jìn)行改進(jìn)，極大地節(jié)約了資源，提高了運(yùn)行速率。對FIR濾波器和半帶濾波器采用了(DA)分布式算法，它的運(yùn)行速度只與數(shù)據(jù)的寬度有關(guān)，只有加減法運(yùn)算和二進(jìn)制除法，既縮減了系統(tǒng)資源又大大節(jié)省了運(yùn)算時(shí)間，實(shí)現(xiàn)了高效的實(shí)時(shí)處理。對數(shù)字調(diào)制解調(diào)模塊，重點(diǎn)研究和完成了2ASK和2FSK的調(diào)制解調(diào)的FPGA實(shí)現(xiàn)，模塊有很好的通用性，能方便地移植到其它的系統(tǒng)中。在文章的最后還對整個(gè)系統(tǒng)進(jìn)行了Matlab仿真，驗(yàn)證了系統(tǒng)設(shè)計(jì)思想的正確性。在系統(tǒng)各個(gè)關(guān)鍵模塊的設(shè)計(jì)過程中，都是先依據(jù)一定的設(shè)計(jì)指標(biāo)進(jìn)行verilog編程，然后再在Quartus軟件中編譯，時(shí)序仿真測試，并與Matlab仿真結(jié)果進(jìn)行對比，驗(yàn)證設(shè)計(jì)的正確性。
標(biāo)簽： FPGA 軟件無線電 數(shù)字接收機(jī)
上傳時(shí)間： 2013-05-18
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隨著信息時(shí)代的到來，用戶對數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號失真。因此需要采用差錯(cuò)控制技術(shù)來檢測和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類重要的線性分組碼，由于它編解碼結(jié)構(gòu)相對固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿足對數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對比驗(yàn)證。Verilog HDL代碼經(jīng)過modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測試表明，本設(shè)計(jì)在滿足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
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無線傳感器網(wǎng)絡(luò)（Wireless Sensor Networks，WSN）是由大量傳感器節(jié)點(diǎn)組成，這些節(jié)點(diǎn)部署在監(jiān)測區(qū)域內(nèi)通過無線通信方式，形成的一個(gè)多跳自組織的網(wǎng)絡(luò)。整個(gè)網(wǎng)絡(luò)的作用是協(xié)作地感知、采集和處理網(wǎng)絡(luò)覆蓋區(qū)域中監(jiān)測對象的信息，并發(fā)送給觀察者，可廣泛應(yīng)用于環(huán)境監(jiān)測、醫(yī)療護(hù)理、軍事、商業(yè)等多個(gè)領(lǐng)域。 媒體訪問控制（Medium Access Control，MAC）協(xié)議處于無線傳感器網(wǎng)絡(luò)協(xié)議的物理層和路由層之間，用于在傳感器節(jié)點(diǎn)間公平有效地共享通信媒介，對傳感器網(wǎng)絡(luò)的性能有較大影響。與傳統(tǒng)無線網(wǎng)絡(luò)不同，提高能量效率和可擴(kuò)展性是無線傳感器網(wǎng)絡(luò)MAC協(xié)議設(shè)計(jì)的主要目標(biāo)。 本文主要闡述基于FPGA對IEEE802．15．4 MAC層功能的實(shí)現(xiàn)。首先介紹了無線傳感器網(wǎng)絡(luò)的體系結(jié)構(gòu)、MAC協(xié)議的設(shè)計(jì)要求以及已有的MAC層協(xié)議，討論了無線傳感器網(wǎng)絡(luò)MAC層的主要要求和功能。然后詳細(xì)介紹和分析了IEEE802．15．4的MAC協(xié)議，并在此基礎(chǔ)上，通過NS2平臺(tái)對MAC層協(xié)議進(jìn)行了仿真，研究不同網(wǎng)絡(luò)負(fù)荷下信道訪問機(jī)制的各個(gè)參數(shù)對吞吐量，丟包率，傳輸延時(shí)的影響，分析了隱蔽站問題、確認(rèn)幀機(jī)制。 本文對MAC層中的主要功能，諸如數(shù)據(jù)收發(fā)、幀處理、信道接入方式以及幀檢驗(yàn)等提出了基于FPGA的硬件解決方法。設(shè)計(jì)選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進(jìn)行時(shí)序仿真驗(yàn)證，最終下載到自主設(shè)計(jì)Altera公司的Cyclone開發(fā)板中。 對設(shè)計(jì)的驗(yàn)證采取的是由里及外的方式，先對系統(tǒng)主模塊的功能進(jìn)行驗(yàn)證，然后下載到與CC2430開發(fā)板相連接的FPGA中對設(shè)計(jì)進(jìn)行驗(yàn)證測試。驗(yàn)證流程是功能仿真、時(shí)序仿真和板級調(diào)試，最終通過測試，驗(yàn)證了該設(shè)計(jì)的功能。測試結(jié)果表明，該模塊能滿足無線傳感器網(wǎng)絡(luò)低速率應(yīng)用環(huán)境的需要，具有優(yōu)良的擴(kuò)展性能，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)。
標(biāo)簽： FPGA MAC 無線傳感器網(wǎng)絡(luò)
上傳時(shí)間： 2013-06-14
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近年來，語音識(shí)別研究大部分集中在算法設(shè)計(jì)和改進(jìn)等方面，而隨著半導(dǎo)體技術(shù)的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術(shù)水平的不斷提高，新的硬件平臺(tái)的推出，語音識(shí)別實(shí)現(xiàn)平臺(tái)有了更多的選擇。語音識(shí)別技術(shù)在與DSP、FPGA、ASIC等器件為平臺(tái)的嵌入式系統(tǒng)結(jié)合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對現(xiàn)有各種語音特征參數(shù)與孤立詞語音識(shí)別模型進(jìn)行研究的基礎(chǔ)上，重點(diǎn)探索基于動(dòng)態(tài)時(shí)間規(guī)整算法的DTW模型在孤立詞語音識(shí)別領(lǐng)域的應(yīng)用，并結(jié)合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺(tái)上實(shí)現(xiàn)具有較好精度與速度的孤立詞語音識(shí)別系統(tǒng)。 本系統(tǒng)整體設(shè)計(jì)基于DE2開發(fā)平臺(tái),采用基于Nios II的SOPC技術(shù)。采用這種解決方案的優(yōu)點(diǎn)是實(shí)現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時(shí)系統(tǒng)控制核心都在FPGA內(nèi)部實(shí)現(xiàn)，可以極為方便地更新和升級系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護(hù)性。 此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運(yùn)算，在設(shè)計(jì)中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實(shí)現(xiàn)了語音信號的端點(diǎn)檢測模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設(shè)計(jì)模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設(shè)，使系統(tǒng)處理數(shù)字信號的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個(gè)方面： （1）結(jié)合ALTERA CYCLONE II芯片的特點(diǎn)，確定了基于FPGA語音識(shí)別系統(tǒng)的總體設(shè)計(jì)，在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件的選擇和設(shè)計(jì)。 （2）自主設(shè)計(jì)了純硬件描述語言的驅(qū)動(dòng)電路設(shè)計(jì)，完成了高速語音采集的工作，并且對存儲(chǔ)數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進(jìn)行提取導(dǎo)入MATLAB平臺(tái)測試數(shù)據(jù)的正確性。整個(gè)程序測試的方式對系統(tǒng)的模塊測試起到重要的作用。 （3）完成高速定點(diǎn)256點(diǎn)的FFT模塊的設(shè)計(jì)，此模塊是系統(tǒng)成敗的關(guān)鍵，實(shí)現(xiàn)高速實(shí)時(shí)的運(yùn)算。 （4）結(jié)合SOPC的特性，設(shè)計(jì)了人機(jī)友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動(dòng)接口設(shè)計(jì)完成用戶定制的系統(tǒng)。 （5）進(jìn)行了整體系統(tǒng)測試，系統(tǒng)可以較穩(wěn)定地實(shí)現(xiàn)實(shí)時(shí)處理的目的，具有一定的市場潛在價(jià)值。
標(biāo)簽： FPGA 語音識(shí)別 系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-05-23
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高速大容量數(shù)據(jù)采集存儲(chǔ)技術(shù)在通信、航天、氣象、雷達(dá)等多個(gè)領(lǐng)域中擁有著廣泛應(yīng)用。各領(lǐng)域科技與信息技術(shù)不斷發(fā)展，對數(shù)據(jù)的采集和傳輸速率要求越來越高，對數(shù)據(jù)存儲(chǔ)的速度和容量要求也越來越高。高速數(shù)據(jù)存儲(chǔ)主要包括存儲(chǔ)介質(zhì)選取、存儲(chǔ)器控制、數(shù)據(jù)存儲(chǔ)和總線應(yīng)用等，如何實(shí)時(shí)、高速、連續(xù)大量地采集存儲(chǔ)數(shù)據(jù)是一個(gè)關(guān)鍵性問題。 本文設(shè)計(jì)了一種基于FPGA控制的高速數(shù)據(jù)采集存儲(chǔ)系統(tǒng)。該系統(tǒng)選用符合ATA-6規(guī)范的IDE硬盤作為數(shù)據(jù)存儲(chǔ)介質(zhì)，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內(nèi)存實(shí)現(xiàn)對數(shù)據(jù)的高速大容量穩(wěn)定存儲(chǔ)。 該磁盤陣列同時(shí)管理五個(gè)IDE硬盤，平均數(shù)據(jù)流達(dá)到250MB/s，峰值傳輸速率達(dá)到500MB/s，也可以擴(kuò)展更多硬盤構(gòu)成大容量的磁盤陣列。系統(tǒng)采用PCI-9054橋芯片與計(jì)算機(jī)連接，可同時(shí)存儲(chǔ)四路AD數(shù)據(jù)，可以通過人機(jī)交互界面實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)采集情況，在計(jì)算機(jī)上實(shí)現(xiàn)整個(gè)磁盤陣列的實(shí)時(shí)控制。
標(biāo)簽： FPGA 高速數(shù)據(jù) 采集
上傳時(shí)間： 2013-06-14
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近年來，瓦斯事故在煤礦生產(chǎn)事故中所占比例越來越高，給礦工的生產(chǎn)生活帶來了極大的災(zāi)難，必須加強(qiáng)對瓦斯的監(jiān)測監(jiān)控，避免瓦斯爆炸事故。因此對瓦斯氣體進(jìn)行快速、實(shí)時(shí)檢測對于煤礦安全生產(chǎn)及環(huán)境保護(hù)有特別重要的意義。便攜式甲烷檢測報(bào)警儀是各國應(yīng)用最早最普遍的一種甲烷濃度檢測儀表，可隨時(shí)檢測作業(yè)場所的甲烷濃度，也可使用甲烷傳感器對甲烷濃度進(jìn)行連續(xù)實(shí)時(shí)地監(jiān)測。大體上當(dāng)前應(yīng)用的便攜式甲烷檢測儀器，按檢測原理分為光學(xué)甲烷檢測儀、熱導(dǎo)型甲烷檢測儀、熱催化型甲烷檢測報(bào)警儀、氣敏半導(dǎo)體式甲烷檢測儀等幾種。 光干涉甲烷檢測儀性能穩(wěn)定、使用壽命長，測量準(zhǔn)確，是我國煤礦主要的便攜式甲烷檢測儀器。但現(xiàn)有的光干涉甲烷檢測儀存在自動(dòng)化程度低、測量方法繁瑣、讀數(shù)不直觀，人為誤差較大、不能存儲(chǔ)數(shù)據(jù)等缺點(diǎn)。為此本文在干涉型甲烷檢測儀實(shí)現(xiàn)的原理上提出利用線陣型電荷耦合器件(CCD)對干涉條紋進(jìn)行非接觸式的自動(dòng)測量，獲得條紋信息，通過CCD驅(qū)動(dòng)、高速模數(shù)轉(zhuǎn)換、數(shù)據(jù)采集等關(guān)鍵技術(shù)，實(shí)現(xiàn)了干涉條紋位移的精確測量，由單片機(jī)對量化后的測量信號進(jìn)行智能處理，數(shù)字化顯示甲烷含量的測量結(jié)果。 光干涉甲烷檢測的關(guān)鍵是對干涉條紋中白基線以及黑色條紋位置的檢測，本設(shè)計(jì)采用線陣CCD成像獲取條紋信息判別其位置。CCD是一種性能獨(dú)特的半導(dǎo)體光電器件，近年來在攝像、工業(yè)檢測等科技領(lǐng)域里得到了廣泛的應(yīng)用。將CCD技術(shù)應(yīng)用于位置測量可以實(shí)現(xiàn)高精度和非接觸測量的要求；運(yùn)用FPGA實(shí)現(xiàn)CCD芯片的驅(qū)動(dòng)具有速度快、穩(wěn)定高等優(yōu)點(diǎn)：模數(shù)轉(zhuǎn)換之后的數(shù)據(jù)沒有采用專用存儲(chǔ)芯片進(jìn)行存儲(chǔ)，而采用FPGA硬件開發(fā)平臺(tái)和Verilog HDL硬件描述語言編寫代碼實(shí)現(xiàn)數(shù)據(jù)采集模塊系統(tǒng)，同時(shí)提高數(shù)據(jù)采集精準(zhǔn)度，既降低成本又提高了存儲(chǔ)效率。 本文設(shè)計(jì)的新系統(tǒng)使用方便、精度高、數(shù)據(jù)可儲(chǔ)存，克服了傳統(tǒng)光干涉甲烷檢測儀的缺點(diǎn)，技術(shù)指標(biāo)和功能都得到較大改善。
上傳時(shí)間： 2013-06-08
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隨著圖像處理技術(shù)和投影技術(shù)的不斷發(fā)展，人們對高沉浸感的虛擬現(xiàn)實(shí)場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時(shí)在屏幕上投影出多幅高清晰的圖像，再把這些單獨(dú)的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設(shè)計(jì)為柱面屏幕，甚至是球面屏幕。當(dāng)圖像投影在柱面屏幕的時(shí)候就會(huì)發(fā)生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術(shù)。 一個(gè)大場景可視化系統(tǒng)由投影機(jī)、投影屏幕、圖像融合機(jī)等主要模塊組成。在虛擬現(xiàn)實(shí)應(yīng)用系統(tǒng)中，要實(shí)現(xiàn)高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統(tǒng)還需要運(yùn)用幾何數(shù)字變形及邊緣融合等圖像處理技術(shù)，實(shí)現(xiàn)諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關(guān)鍵設(shè)備在于圖像融合機(jī)，它實(shí)時(shí)采集圖形服務(wù)器，或者PC的圖像信號，通過圖像處理模塊對圖像信息進(jìn)行幾何校正和邊緣融合，在處理完成后再送到顯示設(shè)備。 本課題提出了一種基于FPGA技術(shù)的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)圖像數(shù)據(jù)的AiD采集、圖像數(shù)據(jù)在SRAM以及SDRAM中的存取、圖像在FPGA內(nèi)部的DSP運(yùn)算以及圖像數(shù)據(jù)的D/A輸出。系統(tǒng)設(shè)計(jì)的核心部分在于系統(tǒng)的控制以及數(shù)字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內(nèi)部設(shè)計(jì)了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統(tǒng)中設(shè)計(jì)了一個(gè)ARM處理器模塊，用于上電時(shí)對系統(tǒng)在圖像變化處理時(shí)所需參數(shù)進(jìn)行傳遞，并能實(shí)時(shí)從上位機(jī)更新參數(shù)。該設(shè)計(jì)在提高了系統(tǒng)性能的同時(shí)也便于系統(tǒng)擴(kuò)展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統(tǒng)的設(shè)計(jì)方案及模塊劃分，然后圍繞FPGA的設(shè)計(jì)介紹了SDRAM控制器的設(shè)計(jì)方法，最后介紹了ARM處理器的接口及外圍電路的設(shè)計(jì)。
上傳時(shí)間： 2013-04-24
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信號與信息處理是信息科學(xué)中近幾年來發(fā)展最為迅速的學(xué)科之一,隨著片上系統(tǒng)(SOC,System On Chip)時(shí)代的到來,FPGA正處于革命性數(shù)字信號處理的前沿。基于FPGA的設(shè)計(jì)可以在系統(tǒng)可再編程及在系統(tǒng)調(diào)試,具有吞吐量高,能夠更好地防止授權(quán)復(fù)制、元器件和開發(fā)成本進(jìn)一步降低、開發(fā)時(shí)間也大大縮短等優(yōu)點(diǎn)。然而,FPGA器件是基于SRAM結(jié)構(gòu)的編程工藝,掉電后編程信息立即丟失,每次加電時(shí),配置數(shù)據(jù)都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統(tǒng)設(shè)計(jì)中具有極其重要的價(jià)值,這也給用于可編程邏輯器件編程的配置接口電路和實(shí)驗(yàn)開發(fā)設(shè)備提出了更高的要求。 本論文基于IEEE1149.1標(biāo)準(zhǔn)和USB2.0技術(shù),完成了FPGA配置接口電路及實(shí)驗(yàn)開發(fā)板的設(shè)計(jì)與實(shí)現(xiàn)。作者在充分理解IEEE1149.1標(biāo)準(zhǔn)和USB技術(shù)原理的基礎(chǔ)上,針對Altcra公司專用的USB數(shù)據(jù)配置電纜USB-Blaster,對其內(nèi)部工作原理及工作時(shí)序進(jìn)行測試與詳細(xì)分析,完成了基于USB配置接口的FPGA芯片開發(fā)實(shí)驗(yàn)電路的完整軟硬件設(shè)計(jì)及功能時(shí)序仿真。作者最后進(jìn)行了軟硬件調(diào)試,完成測試與驗(yàn)證,實(shí)現(xiàn)了對Altera系列PLD的配置功能及實(shí)驗(yàn)開發(fā)板的功能。 本文討論的USB下載接口電路被驗(yàn)證能在Altera的QuartusII開發(fā)環(huán)境下直接使用,無須在主機(jī)端另行設(shè)計(jì)通信軟件,其兼容性較現(xiàn)有設(shè)計(jì)有所提高。由于PLD(Programmable Logic Device)廠商對其知識(shí)產(chǎn)權(quán)嚴(yán)格保密,使得基于USB接口的配置電路應(yīng)用受到很大限制,同時(shí)也加大了自行對其進(jìn)行開發(fā)設(shè)計(jì)的難度。 與傳統(tǒng)的基于PC并口的下載接口電路相比,本設(shè)計(jì)的基于USB下載接口電路及FPGA實(shí)驗(yàn)開發(fā)板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調(diào)試NiosII嵌入式軟核處理器等明顯優(yōu)勢。從成本來看,本設(shè)計(jì)的USB配置接口電路及FPGA實(shí)驗(yàn)開發(fā)板與其同類產(chǎn)品相比有較強(qiáng)的競爭力。
上傳時(shí)間： 2013-04-24
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根據(jù)交通部公布的數(shù)據(jù)，交通事故呈逐年上升趨勢，交通事故不僅給公民的財(cái)產(chǎn)造成了損失，而且給公民的人身安全也會(huì)造成威脅。因此如何更好地避免交通事故成為一個(gè)焦點(diǎn)課題，汽車安全系統(tǒng)更是成為汽車生產(chǎn)商和研究機(jī)構(gòu)的研究熱點(diǎn)。 當(dāng)前汽車安全系統(tǒng)有兩大種類：一是被動(dòng)式安全系統(tǒng)。例如：安全帶，安全氣囊等。二是主動(dòng)式安全系統(tǒng)。主動(dòng)安全系統(tǒng)又分為主動(dòng)被動(dòng)式和主動(dòng)自動(dòng)式。前者有ABS等。后者有汽車自動(dòng)防撞系統(tǒng)和倒車?yán)走_(dá)等。 本文采用激光測距系統(tǒng)，開發(fā)一種汽車在高速公路上行駛的主動(dòng)式防撞系統(tǒng)，本文的重點(diǎn)是開發(fā)測距預(yù)警系統(tǒng)，采用專門的激光測距芯片和接收芯片，并采用FPGA(Filed Programmable Gate Array)作為主控芯片，對前車進(jìn)行有效的監(jiān)控，根據(jù)檢測得到的數(shù)據(jù)，實(shí)時(shí)提出建議和報(bào)警，提醒駕駛員減速或者采取制動(dòng)措施，從而達(dá)到預(yù)防追尾碰撞的目的。本文工作主要有以下幾個(gè)方面： 1) 在比較分析激光、雷達(dá)和毫米波等測距方法的基礎(chǔ)上，根據(jù)市場需求及潛在用戶分析，確定采用激光脈沖測距方式。針對激光脈沖測距存在的技術(shù)難題，提出以FPGA作為系統(tǒng)核心控制模塊的測距系統(tǒng)設(shè)計(jì)方案。 2) 根據(jù)對車載動(dòng)態(tài)測距系統(tǒng)測量精度、測量頻率和測量范圍的基本要求，結(jié)合脈沖激光測距的特點(diǎn)，提出采用多頭脈沖激光測距和多周期脈沖測量的技術(shù)方案。該方案可有效提高系統(tǒng)測距精度和測量范圍，降低系統(tǒng)成本。 3) 基于上述方案，完成了基于FPGA的多頭脈沖激光測距系統(tǒng)的各功能模塊的詳細(xì)設(shè)計(jì)、功能仿真、綜合優(yōu)化及板級測試實(shí)驗(yàn)。實(shí)驗(yàn)表明，各主要功能模塊基本達(dá)到預(yù)期設(shè)計(jì)要求，為測距系統(tǒng)的后期開發(fā)奠定了基礎(chǔ)。 4) 完成了激光測距傳感器外圍光電轉(zhuǎn)換電路、電源轉(zhuǎn)換電路及通訊接口的設(shè)計(jì)、制作、安裝及實(shí)驗(yàn)室調(diào)試。 5) 最后對論文研究工作進(jìn)行了總結(jié)，提出了系統(tǒng)的不足之處和進(jìn)一步研究工作的方向。
標(biāo)簽： FPGA 激光測距系統(tǒng)
上傳時(shí)間： 2013-05-24
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