近年來(lái)，人們對(duì)無(wú)線數(shù)據(jù)和多媒體業(yè)務(wù)的需求迅猛增加，促進(jìn)了寬帶無(wú)線通信新技術(shù)的發(fā)展和應(yīng)用。正交頻分復(fù)用 (Orthogonal Frequency Division Multiolexing，OFDM)技術(shù)已經(jīng)廣泛應(yīng)用于各種高速寬帶無(wú)線通信系統(tǒng)中。然而 OFDM 系統(tǒng)相比單載波系統(tǒng)更容易受到頻偏和時(shí)偏的影響，因此如何有效地消除頻偏和時(shí)偏，實(shí)現(xiàn)系統(tǒng)的時(shí)頻同步是 OFDM 系統(tǒng)中非常關(guān)鍵的技術(shù)。 本文討論了非同步對(duì) OFDM 系統(tǒng)的影響，分析了當(dāng)前用于 OFDM 系統(tǒng)中基于數(shù)據(jù)符號(hào)的同步算法，并簡(jiǎn)單介紹非基于數(shù)據(jù)符號(hào)同步技術(shù)。基于數(shù)據(jù)符號(hào)的同步技術(shù)通過(guò)加入訓(xùn)練符號(hào)或?qū)ьl等附加信息，并利用導(dǎo)頻或訓(xùn)練符號(hào)的相關(guān)性實(shí)現(xiàn)時(shí)頻同步。此算法由于加入了附加信息，降低了帶寬利用率，但同步精度相對(duì)較高，同步捕獲時(shí)間較短。 隨著電子芯片技術(shù)的快速發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Electronic DesignAutomation，EDA) 技術(shù)和可編程邏輯芯片 (FPGA/CPLD) 的應(yīng)用越來(lái)越受到大家的重視，為此文中對(duì) EDA 技術(shù)和 Altera 公司制造的 FPGA 芯片的原理和結(jié)構(gòu)特點(diǎn)進(jìn)行了闡述，還介紹了在相關(guān)軟件平臺(tái)進(jìn)行開發(fā)的系統(tǒng)流程。 論文在對(duì)基于數(shù)據(jù)符號(hào)三種算法進(jìn)行較詳細(xì)的分析和研究的基礎(chǔ)上，尤其改進(jìn)了基于導(dǎo)頻符號(hào)的同步算法之后，利用 Altera 公司的 FPGA 芯片EP1S25F102015 在 OuartusⅡ5.0 工具平臺(tái)上實(shí)現(xiàn)了 OFDM 同步的硬件設(shè)計(jì)，然后進(jìn)行了軟件仿真。其中對(duì)基于導(dǎo)頻符號(hào)同步的改進(jìn)算法硬件設(shè)計(jì)過(guò)程了進(jìn)行了詳細(xì)闡述。不僅如此，對(duì)于基于 PN 序列幀的同步算法和基于循環(huán)前綴 (Cycle Prefix，CP) 的極大似然 (Maximam Likelihood,ML)估計(jì)同步算法也有具體的仿真實(shí)現(xiàn)。 最后，文章還對(duì)它們進(jìn)行了比較，基于導(dǎo)頻符號(hào)同步設(shè)計(jì)的同步精度比較高，但是耗費(fèi)芯片的資源多，另一個(gè)缺點(diǎn)是沒(méi)有頻偏估計(jì)，因此運(yùn)用受到一定限制。基于 PN 序列幀的同步設(shè)計(jì)使用了最少的芯片資源，但要提取 PN 序列中的信號(hào)數(shù)據(jù)有一定困難。基于循環(huán)前綴的同步設(shè)計(jì)占用了芯片 I/O 腳稍顯多。這幾種同步算法各有優(yōu)缺點(diǎn)，但可以根據(jù)不同的信道環(huán)境選用它們。
標(biāo)簽： FPGA 數(shù)據(jù) 同步的 仿真實(shí)現(xiàn)
上傳時(shí)間： 2013-04-24
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隨著信號(hào)處理技術(shù)的進(jìn)步和電子技術(shù)的發(fā)展，雷達(dá)信號(hào)偵察接收機(jī)逐漸從模擬體制向數(shù)字體制轉(zhuǎn)變。軟件無(wú)線電概念的提出，促使雷達(dá)偵察接收機(jī)朝大帶寬、全截獲方向發(fā)展，現(xiàn)有的串行信號(hào)處理體制已經(jīng)很難滿足系統(tǒng)要求。FPGA器件的出現(xiàn)，為實(shí)現(xiàn)寬帶雷達(dá)信號(hào)偵察數(shù)字接收機(jī)提供了硬件支持。 本文結(jié)合FPGA芯片特點(diǎn)，在前人研究基礎(chǔ)上，從算法和硬件實(shí)現(xiàn)兩方面，對(duì)雷達(dá)信號(hào)偵察數(shù)字接收機(jī)若干關(guān)鍵技術(shù)進(jìn)行了研究和創(chuàng)新，主要研究?jī)?nèi)容包括以下幾個(gè)方面。 1)給出了基于QuartusII/Matlab和ISE/ModelSim/Matlab的兩種FPGA設(shè)計(jì)聯(lián)合仿真技術(shù)。這種聯(lián)合仿真技術(shù)，大大提高了基于FPGA的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)的設(shè)計(jì)效率。 2)給出了一種基于FFT/IFFT的寬帶數(shù)字正交變換算法，并將該算法在FPGA中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)可對(duì)600MHz帶寬內(nèi)的輸入信號(hào)進(jìn)行實(shí)時(shí)正交變換。 3)提出了一種全并行結(jié)構(gòu)FFT的FPGA實(shí)現(xiàn)方案，并將其在FPGA芯片中進(jìn)行了硬件實(shí)現(xiàn)，設(shè)計(jì)能夠在一個(gè)時(shí)鐘周期內(nèi)完成32點(diǎn)并行FFT運(yùn)算，滿足了數(shù)字信道化接收機(jī)對(duì)數(shù)據(jù)處理速度的要求。 4)提出了一種自相關(guān)信號(hào)檢測(cè)FPGA實(shí)現(xiàn)方案，通過(guò)改變FIFO長(zhǎng)度改變自相關(guān)運(yùn)算點(diǎn)數(shù)，實(shí)現(xiàn)了弱信號(hào)檢測(cè)。提出通過(guò)二次門限處理來(lái)消除檢測(cè)脈沖中的毛刺和凹陷，降低了虛警概率，提高了檢測(cè)結(jié)果的可靠性。 5)在單通道自相關(guān)信號(hào)檢測(cè)算法基礎(chǔ)上，提出采用三路并行檢測(cè)，每路采用不同的相關(guān)點(diǎn)數(shù)和檢測(cè)門限，再綜合考慮三路檢測(cè)結(jié)果，得到最終檢測(cè)結(jié)果。給出了算法FPGA實(shí)現(xiàn)過(guò)程，并對(duì)設(shè)計(jì)進(jìn)行了聯(lián)合時(shí)序仿真，提高了檢測(cè)性能。 6)給出了一種利用FFT變換后的兩根最大譜線進(jìn)行插值的快速高精度頻率估計(jì)方法，并將該算法在FPGA硬件中進(jìn)行了實(shí)現(xiàn)。通過(guò)利用FFT運(yùn)算后的實(shí)/虛部最大值進(jìn)行插值，降低了硬件資源消耗、縮短了運(yùn)算延遲。 7)結(jié)合4)、5)、6)中的研究成果，完成了對(duì)雷達(dá)脈沖信號(hào)到達(dá)時(shí)間、終止時(shí)間、脈沖寬度和脈沖頻率的估計(jì)，最終在一塊FPGA芯片內(nèi)實(shí)現(xiàn)了一個(gè)精簡(jiǎn)的雷達(dá)信號(hào)偵察數(shù)字接收機(jī)，并在微波暗室中進(jìn)行了測(cè)試。
標(biāo)簽： FPGA 雷達(dá)信號(hào) 數(shù)字接收機(jī)
上傳時(shí)間： 2013-06-13
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頻率是電子技術(shù)領(lǐng)域內(nèi)的一個(gè)基本參數(shù)，同時(shí)也是一個(gè)非常重要的參數(shù)。穩(wěn)定的時(shí)鐘在高性能電子系統(tǒng)中有著舉足輕重的作用，直接決定系統(tǒng)性能的優(yōu)劣。隨著電子技術(shù)的發(fā)展，測(cè)頻系統(tǒng)使用時(shí)鐘的提高，測(cè)頻技術(shù)有了相當(dāng)大的發(fā)展，但不管是何種測(cè)頻方法，±1個(gè)計(jì)數(shù)誤差始終是限制測(cè)頻精度進(jìn)一步提高的一個(gè)重要因素。 本設(shè)計(jì)闡述了各種數(shù)字測(cè)頻方法的優(yōu)缺點(diǎn)。通過(guò)分析±1個(gè)計(jì)數(shù)誤差的來(lái)源得出了一種新的測(cè)頻方法：檢測(cè)被測(cè)信號(hào)，時(shí)基信號(hào)的相位，當(dāng)相位同步時(shí)開始計(jì)數(shù)，相位再次同步時(shí)停止計(jì)數(shù)，通過(guò)相位同步來(lái)消除計(jì)數(shù)誤差，然后再通過(guò)運(yùn)算得到實(shí)際頻率的大小。根據(jù)M/T法的測(cè)頻原理，已經(jīng)出現(xiàn)了等精度的測(cè)頻方法，但是還存在±1的計(jì)數(shù)誤差。因此，本文根據(jù)等精度測(cè)頻原理中閘門時(shí)間只與被測(cè)信號(hào)同步，而不與標(biāo)準(zhǔn)信號(hào)同步的缺點(diǎn)，通過(guò)分析已有等精度澳孽頻方法所存在±1個(gè)計(jì)數(shù)誤差的來(lái)源，采用了全同步的測(cè)頻原理在FPGA器件上實(shí)現(xiàn)了全同步數(shù)字頻率計(jì)。根據(jù)全同步數(shù)字頻率計(jì)的測(cè)頻原理方框圖，采用VHDL語(yǔ)言，成功的編寫出了設(shè)計(jì)程序，并在MAX+PLUS Ⅱ軟件環(huán)境中，對(duì)編寫的VHDL程序進(jìn)行了仿真，得到了很好的效果。最后，又討論了全同步頻率計(jì)的硬件設(shè)計(jì)并給出了電路原理圖和PCB圖。對(duì)構(gòu)成全同步數(shù)字頻率計(jì)的每一個(gè)模塊，給出了較詳細(xì)的設(shè)計(jì)方法和完整的程序設(shè)計(jì)以及仿真結(jié)果。
標(biāo)簽： FPGA 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-04-24
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是一個(gè)C++開發(fā)環(huán)境,有著和Dev?c++一樣漂亮的界面，提供代碼的編輯和察看功能，具有豐富的語(yǔ)法加亮功能，可以像VC一樣自動(dòng)彈出成員函數(shù)的提示，并具有快速方便的函數(shù)跳轉(zhuǎn)功能（但是跳轉(zhuǎn)速度似乎有點(diǎn)慢）。只是默認(rèn)設(shè)置不適合時(shí)，需要仔細(xì)的調(diào)整和修改。無(wú)法查找經(jīng)typedef之后的名字。
標(biāo)簽： SourceInsight 35
上傳時(shí)間： 2013-05-22
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在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素。現(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
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供電網(wǎng)絡(luò)中發(fā)生短路時(shí),很大的短路電流會(huì)使電器設(shè)備過(guò)熱或受電動(dòng)力作用而遭到損壞,同時(shí)使網(wǎng)絡(luò)內(nèi)的電壓大大降低,因而破壞了網(wǎng)絡(luò)內(nèi)用電設(shè)備的正常工作。為了消除或減輕短路的后果,就需要計(jì)算短路電流,以正確地選擇電器設(shè)備、設(shè)計(jì)繼電保護(hù)和選用限制短路電流的元件。
上傳時(shí)間： 2013-05-29
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電源測(cè)量與分析入門手冊(cè) 本入門手冊(cè)將主要介紹如何使用示波器和專用軟件進(jìn)行開關(guān)電源設(shè)計(jì)測(cè)量。兩個(gè)不同版本。都是中文的。 目錄 簡(jiǎn)介 電源設(shè)計(jì)中的問(wèn)題以及測(cè)量要求 示波器與電源測(cè)量 開關(guān)電源基礎(chǔ) 準(zhǔn)備進(jìn)行電源測(cè)量 在一次采集中同時(shí)測(cè)量100 伏和100 毫伏電壓 消除電壓探頭和電流探頭之間的時(shí)間偏差 消除探頭零偏和噪聲 電源測(cè)量中記錄長(zhǎng)度的作用 識(shí)別真正的Ton 與Toff 轉(zhuǎn)換 有源器件測(cè)量：開關(guān)元件 開關(guān)器件的功率損耗理論 截止損耗 開通損耗 詳細(xì)了解SMPS 的功率損耗 安全工作區(qū) 動(dòng)態(tài)導(dǎo)通電阻 di/dt dv/dt 無(wú)源器件測(cè)量：磁性元件 電感基礎(chǔ) 用示波器進(jìn)行電感測(cè)量 磁性元件功率損耗基礎(chǔ) 用示波器進(jìn)行磁性元件功率損耗測(cè)量 磁特性基礎(chǔ) 用示波器測(cè)量磁性元件特性 輸入交流供電測(cè)量 電源質(zhì)量測(cè)量基礎(chǔ) SMPS 的電源質(zhì)量測(cè)量 用示波器測(cè)量電源質(zhì)量 使用正確的工具 用示波器進(jìn)行電源質(zhì)量測(cè)量
上傳時(shí)間： 2013-07-03
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1992年5月，JoeMitola首次明確提出了軟件無(wú)線電的概念。軟件無(wú)線電將模塊化、標(biāo)準(zhǔn)化的硬件單元連接構(gòu)成硬件平臺(tái)，通過(guò)軟件加載實(shí)現(xiàn)各種無(wú)線通信功能。端到端重配置技術(shù)是在軟件無(wú)線電的基礎(chǔ)上發(fā)展起來(lái)的，該技術(shù)使通信系統(tǒng)不僅具有重配置的能力，還能提供一體化的重配置管理架構(gòu)，實(shí)現(xiàn)聯(lián)合無(wú)線資源管理和網(wǎng)絡(luò)規(guī)劃。端到端重配置技術(shù)已經(jīng)成為軟件無(wú)線電的發(fā)展趨勢(shì)。 寬帶無(wú)線接入(BWA，BroadbandWirelessAccess)是當(dāng)前通信界研究的熱點(diǎn)之一，而WiMax和WiFi是BWA中最熱門的兩個(gè)技術(shù)，所以本文選擇了IEEE802.16-2004與IEEE802.11a，設(shè)計(jì)了基于其物理層標(biāo)準(zhǔn)的可重配置OFDM基帶系統(tǒng)。它們均采用正交頻分復(fù)用技術(shù)(OFDM，OrthogonalFrequencyDivisionMultiplexing)。 本文研究了IEEE802.16-2004與IEEE802.11a物理層標(biāo)準(zhǔn)，結(jié)合Altera公司提供的FPGA開發(fā)工具QuartusⅡ、Mentor公司仿真工具M(jìn)odelsimSE6.0，完成了基于IEEE802.16-2004及IEEE802.11a的可重配置OFDM基帶系統(tǒng)的FPGA設(shè)計(jì)。該設(shè)計(jì)中，對(duì)FPGA進(jìn)行重新配置，實(shí)現(xiàn)了802.16-2004與802.11a兩種技術(shù)的完全重配置；通過(guò)選擇不同的參數(shù)來(lái)調(diào)用不同子模塊，實(shí)現(xiàn)802.16-2004與802.11a內(nèi)部不同調(diào)制技術(shù)的局部重配置。該可重配置基帶系統(tǒng)核心的FFT/IFFT。模塊采用基4按頻率抽取及Cordic算法，消除乘法運(yùn)算，有利于FPGA實(shí)現(xiàn)；在802.16-2004系統(tǒng)中，選取了基于前導(dǎo)序列的符號(hào)同步算法，在FPGA中實(shí)現(xiàn)。最后使用開發(fā)軟件、綜合軟件以及仿真軟件分析了系統(tǒng)的性能并給出了系統(tǒng)的性能指標(biāo)。
標(biāo)簽： OFDM FPGA 可重配置 基帶系統(tǒng)
上傳時(shí)間： 2013-05-19
上傳用戶：branblackson
反激式轉(zhuǎn)換器在筆記本適配器市場(chǎng)很普及，這種轉(zhuǎn)換器工作在電流模式控制，使其非常適合于低成本且堅(jiān)固的結(jié)構(gòu)。這類轉(zhuǎn)換器的典型應(yīng)用如圖1所示。其中的控制器采用了NCP1271，這一器件工作在固定頻率電流模式控制，包含眾多的實(shí)用特性，如基于定時(shí)器的短路保護(hù)、提供利于抑制電磁干擾(EMI)信號(hào)的頻率調(diào)制技術(shù)，以及工作在軟工作模式的跳周期功能，以滿足沒(méi)有可聽噪聲時(shí)的待機(jī)能耗要求。這些轉(zhuǎn)換器通常用于低電源輸入時(shí)工作在連續(xù)導(dǎo)電模式(CCM)以降低導(dǎo)電損耗，而在高電源輸入時(shí)自然轉(zhuǎn)換到非連續(xù)導(dǎo)電模式(DCM)工作。在本文的案例中，假定硬件設(shè)計(jì)已經(jīng)完成，這表示已經(jīng)選擇好變壓器初級(jí)電感Lp、變壓器匝數(shù)比N及剩余元件。TL431單獨(dú)考慮，等待選擇補(bǔ)償元件。
標(biāo)簽： 431 TL 開關(guān)電源 環(huán)路
上傳時(shí)間： 2013-06-03
上傳用戶：cjl42111
生物醫(yī)學(xué)信號(hào)是源于一個(gè)生物系統(tǒng)的一類信號(hào)，像心音、腦電、生物序列和基因以及神經(jīng)活動(dòng)等，這些信號(hào)通常含有與生物系統(tǒng)生理和結(jié)構(gòu)狀態(tài)相關(guān)的信息，它們對(duì)這些系統(tǒng)狀態(tài)的研究和診斷具有很大的價(jià)值。信號(hào)拾取、采集和處理的正確與否直接影響到生物醫(yī)學(xué)研究的準(zhǔn)確性，如何有效地從強(qiáng)噪聲背景中提取有用的生物醫(yī)學(xué)信號(hào)是信號(hào)處理技術(shù)的重要問(wèn)題。 設(shè)計(jì)自適應(yīng)濾波器對(duì)帶有工頻干擾的生物醫(yī)學(xué)信號(hào)進(jìn)行濾波，從而消除工頻干擾，獲得最佳的濾波效果是本研究要解決的問(wèn)題。生物醫(yī)學(xué)信號(hào)具有信號(hào)弱、噪聲強(qiáng)、頻率范圍較低、隨機(jī)性強(qiáng)等特點(diǎn)。由于心電(electrocardiogram，ECG)信號(hào)的確定性、穩(wěn)定性、規(guī)則性都比其他生物信號(hào)高，便于準(zhǔn)確評(píng)估和檢測(cè)濾波效果，本研究采用ECG信號(hào)作為原始的模板信號(hào)。 本研究將新的電子芯片技術(shù)與現(xiàn)代信號(hào)處理技術(shù)相結(jié)合，從過(guò)去單一的軟件算法研究，轉(zhuǎn)向軟件與硬件結(jié)合，從而提高自適應(yīng)速度和精度，而且可以使系統(tǒng)的開發(fā)周期縮短、成本降低、容易升級(jí)和變更。 采用現(xiàn)場(chǎng)可編程邏輯器件(Field Programmable Gate Array，F(xiàn)PGA)作為新的ECG快速提取算法的硬件載體，加快信號(hào)處理的速度。為了將ECG快速提取算法轉(zhuǎn)換為常用的適合于FPGA芯片的定點(diǎn)數(shù)算法，研究中詳細(xì)分析了定點(diǎn)數(shù)的量化效應(yīng)對(duì)自適應(yīng)噪聲消除器的影響，以及對(duì)浮點(diǎn)數(shù)算法和定點(diǎn)數(shù)算法的復(fù)合自適應(yīng)濾波器的各種參數(shù)的選擇，如步長(zhǎng)因子和字長(zhǎng)選擇。研究中以定點(diǎn)數(shù)算法中的步長(zhǎng)因子和字長(zhǎng)選擇，作為FPGA設(shè)計(jì)的基礎(chǔ)，利用串并結(jié)合的硬件結(jié)構(gòu)實(shí)現(xiàn)自適應(yīng)濾波器，并得到了預(yù)期的效果，準(zhǔn)確提取改善后的ECG信號(hào)。 研究中，在MATLAB(Matrix Laboratry)軟件的環(huán)境下模擬，選取帶有50Hz工頻干擾的不同信噪比的ECG原始信號(hào)，在浮點(diǎn)數(shù)情況下，原始信號(hào)通過(guò)采用最小均方LMS(LeastMean Squares)算法的浮點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善和收斂速度，確定不同的最佳μ值，并在定點(diǎn)數(shù)情況下，在最佳μ值的情況下，原始信號(hào)通過(guò)采用LMs算法的定點(diǎn)數(shù)自適應(yīng)濾波器后，根據(jù)信噪比的改善效果和采用硬件的經(jīng)濟(jì)性，確定最佳的定點(diǎn)數(shù)。并了解LMS算法中步長(zhǎng)因子、定點(diǎn)數(shù)字長(zhǎng)值對(duì)信號(hào)信噪比、收斂速度和硬件經(jīng)濟(jì)性的影響。從而得出針對(duì)含有工頻干擾的不同信噪比的原始ECG，應(yīng)該采用什么樣的μ值和什么樣的定點(diǎn)數(shù)才能對(duì)原始ECG的改善和以后的硬件實(shí)現(xiàn)取得最佳的效果，并根據(jù)所得到的數(shù)據(jù)和結(jié)果，在FPGA上實(shí)現(xiàn)自適應(yīng)濾波器，使自適應(yīng)濾波器能對(duì)帶有工頻干擾的ECG原始信號(hào)有最佳的濾波效果。
上傳時(shí)間： 2013-04-24
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