卷積碼是無線通信系統中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認為是卷積碼的最佳譯碼算法。本文的主要內容是在FPGA上實現約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復雜度和譯碼性能的關鍵因素，在此基礎上設計了采用“串-并”結合運算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數據采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進行了簡化，以便于用硬件電路方式實現。 2.對ACS運算單元采用了“串-并”結合的運算方式，和全并行的設計相比，在滿足譯碼速度的同時，節約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優化了系統的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設計的復雜度。 4.本文中設計了一個仿真平臺，采用Modelsim仿真器對設計進行了功能仿真，結果完全正確。同時提出了一種在被測設計內部插入監視器的調試方法，巧妙地利用了Matlab算法仿真程序的輸出結果，提高了追蹤錯誤的效率。 5.該設計在Altera EP1C20 FPGA芯片上通過測試，最大運行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結果和Altera設計的Viterbi譯碼器IP核進行了性能比較，比較結果證明本文中設計的Viterbi譯碼器具有很高的工程實用價值。
上傳時間： 2013-07-23
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數字信息在有噪聲的信道中傳輸時，受到噪聲的影響，誤碼總是不可避免的。根據香農信息理論，只要使Es/N0足夠大，就可以達到任意小的誤碼率。采用差錯控制編碼，即信道編碼技術，可以在一定的Es/N0條件下有效地降低誤碼率。按照對信息元處理方式不同，信道編碼分為分組碼與卷積碼兩類。卷積碼的k0和n0較小，實現最佳譯碼與準最佳譯碼更加容易。卷積碼運用廣泛，被ITU選入第三代移動通信系統，作為包括WCDMA，CDMA2000和TD-SCDMA在內的信道編碼的標準方案。 本文研究了CDMA2000業務通道中的幀結構，對CDMA2000系統中的卷積碼特性及維特比譯碼的性能限進行了分析，并基于MATLAB平臺做了相應的譯碼性能仿真。我們設計了一種可用于CDMA2000通信系統的通用、高速維特比譯碼器。該譯碼器在設計上具有以下創新之處：(1)采用通用碼表結構，支持可變碼率；幀控制模塊和頻率控制器模塊的設計中采用計數器、定時器等器件實現了可變幀長、可變數據速率的數據幀處理方式。(2)結合流水線結構思想，利用四個ACS模塊并行運行，加快數據處理速度；在ACS模塊中，將路徑度量值存貯器的存儲結構進行優化，防止數據讀寫的阻塞，縮短存儲器讀寫時間，使譯碼器的處理速度更快。(3)為了防止路徑度量值和幸存路徑長度的溢出，提出了保護處理策略。我們還將設計結果在APEXEP20K30E芯片上進行了硬件實現。該譯碼器芯片具有可變的碼率和幀長處理能力，可以運行于40MHZ系統時鐘下，內部最高譯碼速度可達625kbps。本文所提出的維特比譯碼器硬件結構具有很強的通用性和高速性，可以方便地應用于CDMA2000移動通信系統。
上傳時間： 2013-06-24
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隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。
上傳時間： 2013-04-24
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電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業的發展，對我國廣播業開發技術、信號的傳輸質量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現有技術，以滿足人民群眾日益增長的需求。 本論文主要分析了現行廣播發射臺的數字廣播激勵器輸入接口的不足之處，根據歐洲ETS300799標準，實現了一種激勵器輸入接口的解決方案，這種方案將復接器送來的ETI(NA,G704)格式的碼流轉換成符合ETS300799標準ETI(NI)的標準碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強，提高了節目從演播室到發射臺的傳輸質量，特別是實時直播節目要求信號質量比較好時具有更大的作用。 本論文利用校驗位為奇數個的RS碼，對可檢不可糾的錯誤發出報警信號，通過其它方法替代原有信號，對音質影響不大，節省了糾正這個錯誤的資源和開發成本。 同時，我們采用FPGA硬件開發平臺和VHDL硬件描述語言編寫代碼實現硬件功能，而不采用專用芯片實現功能，使得修改電路和升級變得異常方便，大大提高了開發產品的效率，降低了成本。 經過軟件仿真和硬件驗證，本系統已經基本實現了預想的功能，擴展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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本課題對DQPSK調制解調技術的FPGA實現進行了比較全面的研究，利用DQPSK調制技術實現了碼速200Kbps的調制器。調制載頻3.2MHz、帶寬180KHz、帶外抑制大于45dB，調制器設計達到預定要求。解調器硬件完成，軟件未全部實現，但完成了CIC濾波器、載波跟蹤環、位定時同步、并串轉換等幾個關鍵模塊的設計。對解調器做了實驗測試，驗證了相關模塊設計的正確性，解調器中重要的載波同步功能已能實現。 在本文中，主要介紹了DQPSK調制解調技術的FPGA實現。著重對差分編解碼、成形濾波器、Costas載波跟蹤環以及CIC濾波器進行了詳細敘述，對硬件設計則做了簡要的說明，給出了主要電路圖和實物圖。 在重要設計環節上，文中進行了比較細致的Matlab仿真及System View仿真，并給出了相關分析與說明。最后，采用VHDL 硬件描述語言對系統進行了設計與實現。文中對位定時同步以及CIC濾波器的可變速設計做了創新與改進。
上傳時間： 2013-05-22
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當代科學技術突飛猛進，極大促進了自動識別技術的發展——條形碼、光學字符識別、磁條(卡)、工C卡、語音識別、視覺識別、RFID等，其中，RFID無疑是最為前沿的自動識別技術，是一種非接觸式的識別技術；同時，隨著另外一項技術——嵌入式技術的飛速發展，機構小巧、性能優越、價格便宜、操作簡便的手持式數據自動讀寫設備發展尤為迅速。具體說來，一款好的手持式RFID讀寫器適用于工作現場，可以供工作人員對現場物品信息進行自動收集，而隨著嵌入式操作系統和網絡技術的應用，使讀寫器不僅有數據采集功能，而且可以對數據進行分析以供管理決策。在這其中，操作系統、芯片、總線、接口技術成為讀寫器的內核，嵌入式系統成為技術的代表。 隨著嵌入式操作系統(如linux、wirice.net)的出現，使得軟件開發人員在嵌入式系統和普通pc機上進行應用軟件開發不會感到太大的差別(借助于交叉開發環境，即在pc機上編譯連接，但生成的是目標機代碼)。但是，對于那些應用軟件開發者，往往對某一行業軟件開發比較熟悉卻對硬件有些陌生，熟悉硬件原理(嵌入式處理器架構、部件工作原理等)恰恰是構建一個嵌入式系統所必須的。因此，構建一個性能穩定、持續工作時間長、完善數據接口、方便讀寫器接口的手持式設備成為了當今一個比較熱門的技術領域。本項目就是根據以上事實，先分析了國內外研究現狀，再根據項目需求、生產成本以及RFID應用開發者的要求，決定采用以ARM920T為內核的$3C2410為嵌入式處理器、微軟公司力推的wiIice.net為嵌入式操作系統，設計開發了供RFID應用軟件開發者使用的手持式RFID讀寫器。針對手持式設備的特點和實際要求，對讀寫器軟硬件系統整體結構進行了規劃，完成了時鐘電路、nand flash存儲器接口電路、SDRAM電路、串行接口電路、RFID讀寫模塊接口電路、USB接口電路、無線通信模塊接口電路、LCD/觸摸屏接口電路的設計，并開發了讀寫器的二次發API;在wince.net平臺下，利用platform builder工具定制了適于讀寫器的操作系統，實現了嵌入式操作系統的設計，最后對整個系統進行了測試。
上傳時間： 2013-06-21
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按照公安部規定，我國從 2004 年開始換發第二代居民身份證，預計到 2008 年基本完成第二代居民身份證的換發工作。第二代身份證與第一代身份證最大的區別在于：它的內部嵌入了一枚指甲蓋大小的非接觸式 IC 芯片，該芯片內存儲有姓名、性別等9項信息。本課題設計出一款基于 ARM 和 GPRS 技術的第二代身份證無線手持閱讀器，該閱讀器能讀出第二代身份證內 IC 卡信息，并可通過 GPRS 網絡將信息進行無線傳輸。 本文以該閱讀器的設計為主線，論述的主要內容如下： 1．介紹了課題背景及意義。全國 9 億第二代身份證的換發，必然帶來各行業對閱讀器的大量需求，而現有閱讀器的弊端促使了對閱讀器做更深入的研究。 2．介紹了相關概念及技術，包括：無線射頻識別技術、ISO/IEC14443 協議、嵌入式系統、ARM、GPRS技術等。 3．詳細介紹了該閱讀器的硬件設計方法，并給出主要硬件模塊電路原理圖及其 PCB 板設計方法，同時也簡單介紹了硬件的焊接和調試過程。 4．詳細介紹了該閱讀器的軟件設計方法，包括：讀卡模塊驅動程序、GPRS 模塊驅動程序、人機對話模塊驅動程序、I/O 口驅動程序的流程圖和部分代碼。 5．為使該閱讀器安全可靠地運行，對閱讀器進行了各種功能測試，包括：讀卡功能、GPRS 數據傳輸功能、人機接口功能。 通過功能測試，該閱讀器能準確讀取第二代身份證內信息并通過GPRS 網絡成功將信息發送出去。該閱讀器與市面上現有的閱讀器相比，具有可脫機操作、無線傳輸、小巧靈便的優點。由于該閱讀器軟件采用模塊化的設計方法，可以方便移植到其他非接觸卡閱讀器中，因此本閱讀器具有非常廣泛的應用前景。
上傳時間： 2013-06-10
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本文從AES的算法原理和基于ARM核嵌入式系統的開發著手，研究了AES算法的設計原則、數學知識、整體結構、算法描述以及AES存住的優點利局限性。 針對ARM核的體系結構及特點，對AES算法進行了優化設計，提出了從AES算法本身和其結構兩個方面進行優化的方法，在算法本身優化方面是把加密模塊中的字節替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復雜的運算分別轉換為簡單的循環移位、乘和異或運算。在算法結構優化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數據進行了并行輸入并行輸出的優化設計；在密鑰擴展上的優化設計是采用內部擴展，即在進行每一輪的運算過程的同時算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴展與加/解密運算并行執行；加密和解密優化設計是將輪函數查表操作中的四個操作表查詢工作合并成一個操作表查詢工作，同時為了使加密代碼在解密代碼中可重用，節省硬件資源，在解密過程中采用了與加密相一致的過程順序。 根據上述的優化設計，基于ARM核嵌入式系統的ADS開發環境，提出了AES實現的軟硬件方案、AES加密模塊和解密模塊的實現方案以及測試方案，總結了基于ARM下的高效編程技巧及混合接口規則，在集成開發環境下對算法進行了實現，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結果，并得劍了正確驗證。在性能測試的過程中應用編譯器的優化選項和其它優化技巧優化了算法，使算法具有較高的加密速度。
上傳時間： 2013-04-24
上傳用戶：liansi
LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下，結合連續相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統誤碼率低于10-4。根據課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現的一個障礙；論文針對實際系統的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環編碼器和二階準循環編碼器。 對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后，在FPGA中硬件實現了串行準循環編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。
上傳時間： 2013-08-02
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LDPC碼以其接近Shannon極限的優異性能在編碼界引起了轟動，成為研究的熱點。隨著研究的不斷深入和技術的發展，目前，LDPC碼已經被多個通信系統定為信道編碼方案，并被應用到第二代數字視頻廣播衛星(DVB—S2)通信系統中。由于LDPC碼譯碼過程中所涉及的數據量龐大，譯碼時序控制復雜，如何實現LDPC碼譯碼器成為了人們研究的重點。 論文以基于FPGA實現LDPC碼譯碼器為研究目標，主要對譯碼算法選擇、譯碼數據量化、定點數據表示方式、譯碼算法關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法，并對四種譯碼算法的糾錯性能和譯碼復雜度進行比較論證，選出適合硬件實現的譯碼方案。結合通信系統，對譯碼算法進行仿真分析，確定了譯碼算法的各個參數值和譯碼量化方案。 在系統仿真分析論證的基礎之上，以歸一化最小和譯碼算法為理論方案，利用硬件描述語言編寫譯碼功能模塊，并基于FPGA實現了固定譯碼長度的LDPC碼譯碼器，利用MATLAB和Modelsim分別對譯碼器進行了功能驗證和時序驗證，最后模擬通信系統完成了譯碼器的硬件測試。
上傳時間： 2013-04-24
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