隨著數(shù)字視頻廣播的發(fā)展，觀眾將會面對越來越多綜合或?qū)ｉT頻道的選擇，欣賞到更高品質(zhì)，更多服務(wù)的節(jié)目。而廣播業(yè)者則要為這些節(jié)目的版權(quán)購買，制作而承受更高的成本，單純的廣告收入已經(jīng)不夠。要求對用戶收取一定的收視費用，而另一方面，調(diào)查也顯示用戶是愿意預(yù)付一定費用以獲得更好服務(wù)的。條件接受系統(tǒng)(Conditional Access system)就是為了商業(yè)目的而對某些廣播服務(wù)實施接入控制，決定一個數(shù)字接受設(shè)備能否將特定的廣播節(jié)目展現(xiàn)給最終用戶的系統(tǒng)。CA技術(shù)要求既能使用戶自由選擇收看節(jié)目又能保護廣播業(yè)者的利益，確算只有已支付了或即將支付費用的用戶才能收看到所選的電視節(jié)目。在數(shù)字電視領(lǐng)域中，CA系統(tǒng)無疑將成為發(fā)展新服務(wù)的必需條件。但是在不同的運營商可能會使用不同的CA系統(tǒng)，在不同的CA系統(tǒng)之間進行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個用戶接收設(shè)備中應(yīng)集成相應(yīng)的解擾模塊。在我國國家標準--數(shù)字電視條件接收系統(tǒng)GY/Z 175-2001的附錄H中有詳細的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統(tǒng)的目的和組成，F(xiàn)PGA的結(jié)構(gòu)和原理，優(yōu)勢。然后介紹了利用FPGA來實現(xiàn)CA系統(tǒng)主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結(jié)構(gòu)，軟件仿真，劃分硬件模塊，硬件性能分析，驗證平臺構(gòu)建，硬件實現(xiàn)等。 然后對以上各個部分做詳細的闡述。同時為了指導FPGA設(shè)計，給出了FPGA的結(jié)構(gòu)和原理與FPGA設(shè)計的基本原則、設(shè)計的基本技巧、設(shè)計的基本流程； 最后給出了該加擾系統(tǒng)的測試與驗證方法以及驗證和測試結(jié)果。
上傳時間： 2013-06-22
上傳用戶：chongchong2016
現(xiàn)代通信系統(tǒng)對帶寬和數(shù)據(jù)速率的要求越來越高，超寬帶(ultra-wideband，UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點，成為解決企業(yè)、家庭、公共場所等高速因特網(wǎng)接入的需求與越來越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析：一是介紹用于UWB無載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖，即Hermite正交脈沖，并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復(fù)用物理層提案(MBOA)的調(diào)制技術(shù)，并在FPGA上實現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng)，獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機需要M/2個相關(guān)器，遠比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時，維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動時延的影響，但當抖動時延范圍小于0.02ns時，其影響較為不明顯。本文認為1～8階的Hermite脈沖皆可用，可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時傳輸，其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率，所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制，在8個脈沖可用的情況下，最多可容64個用戶同時通信。 基于MBOA提出的UWB物理層協(xié)議，本文用Verilog硬件語言實現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu)，并用Modelsim做了時序驗證。用Verilog編程實現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達到UWBMB-OFDM系統(tǒng)的FFT處理器的要求，一個混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外，它用于存儲和復(fù)數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復(fù)數(shù)乘法器的數(shù)量。在132MHz的工作頻率下，整個128點FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。
上傳時間： 2013-07-29
上傳用戶：TI初學者
隨著ASIC設(shè)計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進行了邏輯分割和功能驗證。實驗結(jié)果表明，使用改進后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
上傳時間： 2013-06-12
上傳用戶：極客
本文研究了在復(fù)雜背景下紅外圖像的背景和噪聲抑制算法，并且完成了硬件實現(xiàn)，主要包括以下內(nèi)容： 1.通過對實際紅外圖像的背景和噪聲特性的研究分析，設(shè)計改進了一種基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲，具有高頻特性；而紅外圖像的背景變換比較緩慢，其頻譜成分多集中在低頻區(qū)域，所以本文在對圖像特性分析的基礎(chǔ)上，設(shè)計改進了基于加權(quán)廣義次序統(tǒng)計濾波器的背景抑制的算法。在對采集的起伏背景紅外圖像進行背景抑制后，用全局門限可以有效的分割出目標信息，輸出包含目標信息的二值化圖像，為后續(xù)處理提供數(shù)據(jù)。但是出于更復(fù)雜背景條件下算法有效性的目的，深入討論了局部自適應(yīng)門限分割算法的設(shè)計。 2.在實時信號處理系統(tǒng)中，底層的圖像預(yù)處理算法目前難以用軟件實現(xiàn)；但是其運算結(jié)構(gòu)相對比較簡單，適于用FPGA進行硬件實現(xiàn)。本文對算法的FPGA設(shè)計作了較為深入地研究，同時介紹了算法的VHDL實現(xiàn)，利用模塊化的優(yōu)點對算法分模塊設(shè)計，對各個模塊的實現(xiàn)作了詳細介紹。 3.完成了紅外成像制導系統(tǒng)的預(yù)處理部分硬件電路設(shè)計，對FPGA中預(yù)處理算法的處理結(jié)果進行了驗證。通過算法在硬件上的實現(xiàn)，證明了算法的有效性。
標簽： FPGA 紅外成像 制導 數(shù)據(jù)
上傳時間： 2013-07-02
上傳用戶：釣鰲牧馬
甚短距離傳輸(VSR)是一種用于短距離(約300 m～600m)內(nèi)進行數(shù)據(jù)傳輸?shù)墓鈧鬏敿夹g(shù).它主要應(yīng)用于網(wǎng)絡(luò)中的交換機、核心路由器(CR)、光交叉連接設(shè)備(OXC)、分插復(fù)用器(ADM)和波分復(fù)用(WDM)終端等不同層次設(shè)備之間的互連,具有構(gòu)建方便、性能穩(wěn)定和成本低等優(yōu)點,是光通信技術(shù)發(fā)展的一個全新領(lǐng)域,逐漸成為國際通用的標準技術(shù),成為全光網(wǎng)的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統(tǒng),完成了VSR技術(shù)的核心部分--轉(zhuǎn)換器子系統(tǒng)的設(shè)計與實現(xiàn),使用現(xiàn)場可編程陣列FPGA(Field Programmable GateArray)來完成轉(zhuǎn)換器電路的設(shè)計和功能實現(xiàn).深入研究現(xiàn)有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術(shù)原理的基礎(chǔ)上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統(tǒng)總吞吐量大的優(yōu)勢,為將來向更高速率升級提供了依據(jù).根據(jù)萬兆以太網(wǎng)的技術(shù)特點和傳輸要求,提出并設(shè)計了用VSR技術(shù)實現(xiàn)局域和廣域萬兆以太網(wǎng)在較短距離上的高速互連的系統(tǒng)方案,成功地將VSR技術(shù)移植到萬兆以太網(wǎng)上,實現(xiàn)低成本、構(gòu)建方便和性能穩(wěn)定的高速短距離傳輸. 本文所有的設(shè)計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現(xiàn),采用Altera的Quartus Ⅱ開發(fā)工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉(zhuǎn)換器集成電路和萬兆以太網(wǎng)的SERDES的設(shè)計和仿真,并給出了各模塊的電路結(jié)構(gòu)和仿真結(jié)果.仿真的結(jié)果表明,所有的設(shè)計均能正確的實現(xiàn)各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統(tǒng)的要求.
上傳時間： 2013-07-14
上傳用戶：han0097
模糊控制是智能控制的重要組成部分，它能對那些不能建立精確數(shù)學模型的場合進行有效的控制；近年來，F(xiàn)PGA及EDA技術(shù)發(fā)展迅速。本論文就是要結(jié)合這兩種先進技術(shù)，在一塊FPGA芯片上實現(xiàn)一個雙輸入單輸出的模糊控制器，并嘗試將ADC和DAC集成在該芯片中，以簡化系統(tǒng)設(shè)計。 首先闡述了模糊控制的理論基礎(chǔ)，重點介紹了雙輸入單輸出的模糊控制算法；然后在簡單介紹FPGA結(jié)構(gòu)和VHDL語言的基礎(chǔ)上，采用自項向下的設(shè)計方法，應(yīng)用主流EDA工具進行模糊控制各模塊的設(shè)計，并對每個模塊進行仿真；最后將各模塊組成一完整的模糊控制器，在EDA工具上進行仿真驗證和編程下載，并用一個溫度控制實驗驗證了控制器的功能，證明該控制器滿足一般控制應(yīng)用的要求。 本論文是以VHDL和FPGA為代表的現(xiàn)代數(shù)字系統(tǒng)設(shè)計技術(shù)在智能控制領(lǐng)域應(yīng)用的一個嘗試，拓寬了模糊控制器的實現(xiàn)形式，相比于傳統(tǒng)的以單片機為載體的模糊控制器，在系統(tǒng)的簡單性、實時性和經(jīng)濟性方面都有顯著的增強，是一種值得采用的方法。 由于在算法的處理上采取了一定的簡化，所以損失了一定的精度。今后可以在算法上進行完善，設(shè)計出高精度的模糊控制器。
上傳時間： 2013-06-07
上傳用戶：haoxiyizhong
近年來微光、紅外、X光圖像傳感器在軍事、科研、工農(nóng)業(yè)生產(chǎn)、醫(yī)療衛(wèi)生等領(lǐng)域的應(yīng)用越來越為廣泛，但由于這些成像器件自身的物理缺陷，視覺效果很不理想，往往需要對圖像進行適當?shù)奶幚恚缘玫竭m合人眼觀察或機器識別的圖像。因此，市場急需大量高效的實時圖像處理器能夠在傳感器后端對這類圖像進行處理。而FPGA的出現(xiàn)，恰恰解決了這個問題。 近十年來，隨著FPGA(現(xiàn)場可編程門陣列)技術(shù)的突飛猛進，F(xiàn)PGA也逐漸進入數(shù)字信號處理領(lǐng)域，尤其在實時圖像處理方面。Xilinx的研究表明，在2000年主要用于DSP應(yīng)用的FPGA的發(fā)貨量，增長了50％；而常規(guī)的DSP大約增長了40％。由于FPGA可無比擬的并行處理能力，使得FPGA在圖像處理領(lǐng)域的應(yīng)用持續(xù)上升，國內(nèi)外，越來越多的實時圖像處理應(yīng)用都轉(zhuǎn)向了FPGA平臺。與PDSP相比，F(xiàn)PGA將在未來統(tǒng)治更多前端(如傳感器)應(yīng)用，而PDSP將會側(cè)重于復(fù)雜算法的應(yīng)用領(lǐng)域?？梢哉f，F(xiàn)PGA是數(shù)字信號處理的一次重大變革。 算法是圖像處理應(yīng)用的靈魂，是硬件得以發(fā)揮其強大功能的根本?！惫曹椬儞Q”圖像處理方法是一種新型的圖像處理算法，由鄭智捷博士上個世紀90年代初提出。這種算法使用基元形狀(meta-shape)技術(shù)，而這種技術(shù)的特征正好具備幾何與拓撲的雙重特性，使得大量不同的基于形態(tài)的灰度圖像處理濾波器可用這種方法實現(xiàn)。該種算法在空域進行圖像處理，無需進行大量復(fù)雜的算術(shù)運算，算法簡單、快速、高效，易于硬件實現(xiàn)。通過十多年來的實驗與實踐證明，在微光圖像，紅外圖像，X光圖像處理領(lǐng)域，”共軛變換”圖像處理方法確實有其獨特的優(yōu)異性能。本篇論文就針對”共軛變換”圖像處理方法在微光圖像處理領(lǐng)域的應(yīng)用，就如何在FPGA上實現(xiàn)”共軛變換”圖像處理方法展開研究。首先在Matlab環(huán)境下，對常用的圖像增強算法和”共軛變換”圖像處理方法進行了比較，并且在設(shè)計制作“FPGA視頻處理開發(fā)平臺”的基礎(chǔ)上，用VHDL實現(xiàn)了”共軛變換”圖像處理方法的基本內(nèi)核并進行了算法的硬件實現(xiàn)與效果驗證。此外，本文還詳細地討論了視頻流的采集及其編碼解碼問題以及I2C總線的FPGA實現(xiàn)。
上傳時間： 2013-04-24
上傳用戶：CHENKAI
當前，在系統(tǒng)級互連設(shè)計中高速串行I/O技術(shù)迅速取代傳統(tǒng)的并行I/O技術(shù)正成為業(yè)界趨勢。人們已經(jīng)意識到串行I/O“潮流”是不可避免的，因為在高于1Gbps的速度下，并行I/O方案已經(jīng)達到了物理極限，不能再提供可靠和經(jīng)濟的信號同步方法。基于串行I/O的設(shè)計帶來許多傳統(tǒng)并行方法所無法提供的優(yōu)點，包括：更少的器件引腳、更低的電路板空間要求、減少印刷電路板（PCB）層數(shù)、PCB布局布線更容易、接頭更小、EMI更少，而且抵抗噪聲的能力也更好。高速串行I/O技術(shù)正被越來越廣泛地應(yīng)用于各種系統(tǒng)設(shè)計中，包括PC、消費電子、海量存儲、服務(wù)器、通信網(wǎng)絡(luò)、工業(yè)計算和控制、測試設(shè)備等。迄今業(yè)界已經(jīng)發(fā)展出了多種串行系統(tǒng)接口標準，如PCI Express、串行RapidIO、InfiniBand、千兆以太網(wǎng)、10G以太網(wǎng)XAUI、串行ATA等等。 Aurora協(xié)議是為私有上層協(xié)議或標準上層協(xié)議提供透明接口的串行互連協(xié)議，它允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協(xié)議在物理層采用千兆位串行技術(shù)，每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數(shù)據(jù)傳輸速率。Aurora可優(yōu)化支持范圍廣泛的應(yīng)用，如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統(tǒng)、分布式服務(wù)器和存儲子系統(tǒng)等需要極高數(shù)據(jù)傳輸速率的應(yīng)用。 傳統(tǒng)的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統(tǒng)的并行總線背板。現(xiàn)在，高速串行背板速率普遍從622Mbps到3.125Gbps，甚至超過10Gbps。AdvancedTCA（先進電信計算架構(gòu)）正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發(fā)展。它由PCI工業(yè)計算機制造商協(xié)會（PICMG）開發(fā)，其主要目的是定義一種開放的通信和計算架構(gòu)，使它們能被方便而迅速地集成，滿足高性能系統(tǒng)業(yè)務(wù)的要求。ATCA作為標準串行總線結(jié)構(gòu)，支持高速互聯(lián)、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性，滿足當前和未來高系統(tǒng)帶寬的要求。 采用FPGA設(shè)計高速串行接口將為設(shè)計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內(nèi)置了最多24個RocketIO收發(fā)器，提供從622Mbps到3.125Gbps的數(shù)據(jù)速率并支持所有新興的高速串行I/O接口標準。結(jié)合其強大的邏輯處理能力、豐富的IP核心支持和內(nèi)置PowerPC處理器，為企業(yè)從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設(shè)計傳輸速率為2.5Gbps的高速串行背板接口，該背板接口完全符合PICMG3.0規(guī)范。本文對串行高速通道技術(shù)的發(fā)展背景、現(xiàn)狀及應(yīng)用進行了簡要的介紹和分析，詳細分析了所涉及到的主要技術(shù)包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預(yù)加重等。同時對AdvancedTCA規(guī)范以及Aurora鏈路層協(xié)議進行了分析， 并在此基礎(chǔ)上給出了FPGA的設(shè)計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設(shè)計工具，可在標準ATCA機框內(nèi)完成單通道速率為2.5Gbps的全網(wǎng)格互聯(lián)。
上傳時間： 2013-05-29
上傳用戶：frank1234
本文結(jié)合中國科技大學大規(guī)模集成電路實驗室和中國科學院上海技術(shù)物理研究所合作的星載紅外相機項目，為了解決紅外相機上的不同波段的紅外探測元陣列存在的非均勻性問題，對紅外焦平面探測元陣列存在的非均勻性問題展開了深入的分析和研究。 主要研究和分析了兩類算法的基本原理，重點研究和實現(xiàn)了定標校正算法，通過對積分球定標數(shù)據(jù)進行深入的分析，將探測元分成線性探測元和非線性探測元，對線性探測元采用兩點校正法，對非線性探測元采用多點分段校正算法，在利用FPGA硬件實現(xiàn)非均勻校正時，分析設(shè)計了基于乘法運算和加法運算的FPGA實現(xiàn)，在基于乘加器運算的FPGA實現(xiàn)中。設(shè)計出了乘法和加法整體運算的乘加器，內(nèi)部采用流水線wallace樹壓縮結(jié)構(gòu)，大大加快乘法和加法的速度。
上傳時間： 2013-04-24
上傳用戶：weddps
隨著移動終端、多媒體、Internet網(wǎng)絡(luò)、通信，圖像掃描技術(shù)的發(fā)展，以及人們對圖象分辨率，質(zhì)量要求的不斷提高，用軟件壓縮難以達到實時性要求，而且會帶來因傳輸大量原始圖象數(shù)據(jù)帶來的帶寬要求，因此采用硬件實現(xiàn)圖象壓縮已成為一種必然趨勢。而熵編碼單元作為圖像變換，量化后的處理環(huán)節(jié)，是圖像壓縮中必不可少的部分。研究熵編解碼器的硬件實現(xiàn)，具有廣闊的應(yīng)用背景。本文以星載視頻圖像壓縮的硬件實現(xiàn)項目為背景，對熵編碼器和解碼器的硬件實現(xiàn)進行探討，給出了并行熵編碼和解碼器的實現(xiàn)方案。熵編解碼器中的難點是huffman編解碼器的實現(xiàn)。在設(shè)計并行huffman編碼方案時通過改善Huffman編碼器中變長碼流向定長碼流轉(zhuǎn)換時的控制邏輯,避免了因數(shù)據(jù)處理不及時造成數(shù)據(jù)丟失的可能性，從而保證了編碼的正確性。而在實現(xiàn)并行的huffman解碼器時，解碼算法充分利用了規(guī)則化碼書帶來的碼字的單調(diào)性，及在特定長度碼字集內(nèi)碼字變化的連續(xù)性，將并行解碼由模式匹配轉(zhuǎn)換為算術(shù)運算，提高了存儲器的利用率、系統(tǒng)的解碼效率和速度。在實現(xiàn)并行huffman編碼的基礎(chǔ)上，結(jié)合針對DC子帶的預(yù)測編碼，針對直流子帶的游程編碼，能夠?qū)D像壓縮系統(tǒng)中經(jīng)過DWT變換，量化，掃描后的數(shù)據(jù)進行正確的編碼。同時，在并行huffman解碼基礎(chǔ)上的熵解碼器也可以解碼出正確的數(shù)據(jù)提供給解碼系統(tǒng)的后續(xù)反量化模塊，進一步處理。在本文介紹的設(shè)計方案中，按照自頂向下的設(shè)計方法，對星載圖像壓縮系統(tǒng)中的熵編解碼器進行分析，進而進行邏輯功能分割及模塊劃分，然后分別實現(xiàn)各子模塊，并最終完成整個系統(tǒng)。在設(shè)計過程中，用高級硬件描述語言verilogHDL進行RTL級描述。利用了Altera公司的QuartusII開發(fā)平臺進行設(shè)計輸入、編譯、仿真，同時還采用modelsim仿真工具和symplicity的綜合工具，驗證了設(shè)計的正確性。通過系統(tǒng)波形仿真和下板驗證熵編碼器最高頻率可以達到127M，在62.5M的情況下工作正常。而熵解碼器也可正常工作在62.5M，吞吐量可達到2500Mbps，也能滿足性能要求。仿真驗證的結(jié)果表明：設(shè)計能夠滿足性能要求，并具有一定的使用價值。
上傳時間： 2013-05-19
上傳用戶：吳之波123
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