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實(shí)(shí)驗(yàn)教程

  • 在cypress單晶片上實(shí)驗(yàn)EEPROM 的測(cè)試程式

    在cypress單晶片上實(shí)驗(yàn)EEPROM 的測(cè)試程式

    標(biāo)簽: cypress EEPROM 晶片 程式

    上傳時(shí)間: 2014-01-09

    上傳用戶:D&L37

  • VHDL語(yǔ)言實(shí)驗(yàn)數(shù)字鍾功能,可手動(dòng)調(diào)時(shí),設(shè)定閙鍾等

    VHDL語(yǔ)言實(shí)驗(yàn)數(shù)字鍾功能,可手動(dòng)調(diào)時(shí),設(shè)定閙鍾等

    標(biāo)簽: VHDL

    上傳時(shí)間: 2014-12-20

    上傳用戶:2467478207

  • 概率理論與數(shù)理統(tǒng)計(jì)實(shí)驗(yàn)系統(tǒng)matlab代碼

    概率理論與數(shù)理統(tǒng)計(jì)實(shí)驗(yàn)系統(tǒng)matlab代碼,含gui

    標(biāo)簽: matlab 概率 系統(tǒng)

    上傳時(shí)間: 2016-10-17

    上傳用戶:大三三

  • 針對(duì)通訊中的dsb系統(tǒng)做硬體模擬的實(shí)現(xiàn)與驗(yàn)證希忘的大家有一定的幫助謝謝

    針對(duì)通訊中的dsb系統(tǒng)做硬體模擬的實(shí)現(xiàn)與驗(yàn)證希忘的大家有一定的幫助謝謝

    標(biāo)簽: dsb 系統(tǒng)

    上傳時(shí)間: 2016-11-11

    上傳用戶:fanboynet

  • 介紹無(wú)線傳感器網(wǎng)絡(luò)的一篇文章,英文,有算式和實(shí)驗(yàn)結(jié)果供參考

    介紹無(wú)線傳感器網(wǎng)絡(luò)的一篇文章,英文,有算式和實(shí)驗(yàn)結(jié)果供參考

    標(biāo)簽: 無(wú)線傳感器網(wǎng)絡(luò) 英文

    上傳時(shí)間: 2017-02-15

    上傳用戶:manking0408

  • C8051F BTF005實(shí)驗(yàn)板範(fàn)例程式

    C8051F BTF005實(shí)驗(yàn)板範(fàn)例程式

    標(biāo)簽: C8051F BTF 005 程式

    上傳時(shí)間: 2013-12-23

    上傳用戶:yimoney

  • 華為軟件變成規(guī)范及實(shí)例,很不錯(cuò)的教程. 有需要的請(qǐng)下載哦

    華為軟件變成規(guī)范及實(shí)例,很不錯(cuò)的教程. 有需要的請(qǐng)下載哦

    標(biāo)簽: 教程

    上傳時(shí)間: 2013-12-19

    上傳用戶:稀世之寶039

  • PCB阻抗匹配計(jì)算工具(附教程)

    附件是一款PCB阻抗匹配計(jì)算工具,點(diǎn)擊CITS25.exe直接打開使用,無(wú)需安裝。附件還帶有PCB連板的一些計(jì)算方法,連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議:       1.一般連板長(zhǎng)寬比率為1:1~2.5:1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm,       2.針對(duì)有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位.     3.連板方向以同一方向?yàn)閮?yōu)先,考量對(duì)稱防呆,特殊情況另作處理.     4.連板掏空長(zhǎng)度超過(guò)板長(zhǎng)度的1/2時(shí),需加補(bǔ)強(qiáng)邊.       5.陰陽(yáng)板的設(shè)計(jì)需作特殊考量.       6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性.       7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對(duì)角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無(wú)氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對(duì)稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch.       8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°.       9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>.  10.使用針孔(郵票孔)聯(lián)接:需請(qǐng)考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無(wú)影響插件過(guò)軌道,及是否影響裝配組裝. 

    標(biāo)簽: PCB 阻抗匹配 計(jì)算工具 教程

    上傳時(shí)間: 2014-12-31

    上傳用戶:sunshine1402

  • PCB阻抗匹配計(jì)算工具(附教程)

    附件是一款PCB阻抗匹配計(jì)算工具,點(diǎn)擊CITS25.exe直接打開使用,無(wú)需安裝。附件還帶有PCB連板的一些計(jì)算方法,連板的排法和PCB聯(lián)板的設(shè)計(jì)驗(yàn)驗(yàn)。 PCB設(shè)計(jì)的經(jīng)驗(yàn)建議:       1.一般連板長(zhǎng)寬比率為1:1~2.5:1,同時(shí)注意For FuJi Machine:a.最大進(jìn)板尺寸為:450*350mm,       2.針對(duì)有金手指的部分,板邊處需作掏空處理,建議不作為連板的部位.     3.連板方向以同一方向?yàn)閮?yōu)先,考量對(duì)稱防呆,特殊情況另作處理.     4.連板掏空長(zhǎng)度超過(guò)板長(zhǎng)度的1/2時(shí),需加補(bǔ)強(qiáng)邊.       5.陰陽(yáng)板的設(shè)計(jì)需作特殊考量.       6.工藝邊需根據(jù)實(shí)際需要作設(shè)計(jì)調(diào)整,軌道邊一般不少於6mm,實(shí)際中需考量板邊零件的排布,軌道設(shè)備正常卡壓距離為不少於3mm,及符合實(shí)際要求下的連板經(jīng)濟(jì)性.       7.FIDUCIAL MARK或稱光學(xué)定位點(diǎn),一般設(shè)計(jì)在對(duì)角處,為2個(gè)或4個(gè),同時(shí)MARK點(diǎn)面需平整,無(wú)氧化,脫落現(xiàn)象;定位孔設(shè)計(jì)在板邊,為對(duì)稱設(shè)計(jì),一般為4個(gè),直徑為3mm,公差為±0.01inch.       8.V-cut深度需根據(jù)連板大小及基板板厚考量,角度建議為不少於45°.       9.連板設(shè)計(jì)的同時(shí),需基於基板的分板方式考量<人工(治具)還是使用分板設(shè)備>.  10.使用針孔(郵票孔)聯(lián)接:需請(qǐng)考慮斷裂后的毛刺,及是否影響COB工序的Bonding機(jī)上的夾具穩(wěn)定工作,還應(yīng)考慮是否有無(wú)影響插件過(guò)軌道,及是否影響裝配組裝. 

    標(biāo)簽: PCB 阻抗匹配 計(jì)算工具 教程

    上傳時(shí)間: 2013-10-15

    上傳用戶:3294322651

  • cadence-allegro16.6高級(jí)教程

    主要內(nèi)容介紹 Allegro 如何載入 Netlist,進(jìn)而認(rèn)識(shí)新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點(diǎn)的分析,透過(guò)本章學(xué)習(xí)可以對(duì) Allegro 和 Capture 之間的互動(dòng)關(guān)係,同時(shí)也能體驗(yàn)出 Allegro 和 Capture 同步變更屬性等強(qiáng)大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動(dòng)作只是針對(duì)由 Capture(線路圖部分)產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro(Layout部分)1. 在 OrCAD Capture 中設(shè)計(jì)好線路圖。2. 然後由 OrCAD Capture 產(chǎn)生 Netlist(annotate 是在進(jìn)行線路圖根據(jù)第五步產(chǎn)生的資料進(jìn)行編改)。 3. 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro(layout 工作系統(tǒng))。 4. 在 Allegro 中進(jìn)行 PCB 的 layout。 5. 把在 Allegro 中產(chǎn)生的 back annotate(Logic)轉(zhuǎn)出(在實(shí)際 layout 時(shí)可能對(duì)原有的 Netlist 有改動(dòng)過(guò)),並轉(zhuǎn)入 OrCAD Capture 裏進(jìn)行回編。

    標(biāo)簽: cadence allegro

    上傳時(shí)間: 2022-04-28

    上傳用戶:kingwide

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