現(xiàn)代雷達(dá)系統(tǒng)廣泛采用脈沖壓縮技術(shù)，用以解決作用距離與分辨能力之間的矛盾。脈沖壓縮是指雷達(dá)通過發(fā)射寬脈沖，保證足夠的最大作用距離，而接收時(shí)，采用相應(yīng)的脈沖壓縮法獲得窄脈沖以提高距離分辨率的過程。同時(shí)，數(shù)字信號(hào)處理技術(shù)的迅猛發(fā)展和廣泛應(yīng)用，為雷達(dá)脈沖壓縮處理的數(shù)字化實(shí)現(xiàn)提供了可能。 本文主要研究雷達(dá)多波形頻域數(shù)字脈沖壓縮系統(tǒng)的硬件系統(tǒng)實(shí)現(xiàn)。在匹配濾波理論的指導(dǎo)下，成功研制了基于FPGAEP1K100QC208-1和4片高性能ADSP21160M的多波形頻域數(shù)字脈沖壓縮系統(tǒng)。該系統(tǒng)可處理時(shí)寬在42μs以內(nèi)、帶寬在5MHz以下的線性調(diào)頻信號(hào)(LFM)，非線性調(diào)頻信號(hào)(NLFM)和Taylor四相碼信號(hào)，且技術(shù)指標(biāo)完全滿足實(shí)用系統(tǒng)的設(shè)計(jì)要求。 本文完成的主要工作和創(chuàng)新之處有：(1)基于雙通道模數(shù)轉(zhuǎn)換器AD10242設(shè)計(jì)高精度數(shù)據(jù)采集電路，為整個(gè)脈壓系統(tǒng)的工作提供必要的條件。完成了前端模擬信號(hào)輸入電路的優(yōu)化和差分輸入時(shí)鐘的產(chǎn)生，以實(shí)現(xiàn)高精度采樣。 (2)根據(jù)協(xié)議和脈壓系統(tǒng)的工作要求，以基于FPGAEP1K100QC208完成系統(tǒng)控制，使整個(gè)脈壓系統(tǒng)正確穩(wěn)定地工作。同時(shí)以該FPGA生成雙口RAM，實(shí)現(xiàn)數(shù)據(jù)暫存，以匹配采樣速率和脈壓系統(tǒng)頻率。 (3)設(shè)計(jì)基于4片高性能ADSP21160M的緊耦合并行處理系統(tǒng)，以完成多波形頻域數(shù)字脈沖壓縮的全部運(yùn)算工作。4片DSP共享外部總線，且各DSP以鏈路口互連，進(jìn)行數(shù)據(jù)通信。各DSP還使用一個(gè)鏈路口連接到接口板DSP，將脈壓結(jié)果送出。 (4)以一片ADSP21160M和一片EP1K100QC208為核心，設(shè)計(jì)輸出板電路，完成數(shù)據(jù)對(duì)齊、求模和數(shù)據(jù)向下一級(jí)的輸出，并產(chǎn)生模擬輸出。 (5)調(diào)試并改進(jìn)處理板和輸出板。
標(biāo)簽： FPGA DSP 多波形 壓縮系統(tǒng)
上傳時(shí)間： 2013-06-11
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本文的主要研究?jī)?nèi)容是利用FPGA平臺(tái)實(shí)現(xiàn)以太網(wǎng)絡(luò)接口。 首先，對(duì)論文的大致內(nèi)容和組織結(jié)構(gòu)做了簡(jiǎn)要介紹，并且比較分析了目前比較流行的網(wǎng)絡(luò)接口實(shí)現(xiàn)的三種方法，并以此為基礎(chǔ)提出了本文中重點(diǎn)介紹的基于FPGA 的網(wǎng)絡(luò)接口實(shí)現(xiàn)方法。 其次，介紹采用以FPGA 做為主控芯片控制8019AS 網(wǎng)絡(luò)控制芯片來實(shí)現(xiàn)從網(wǎng)絡(luò)上接收數(shù)據(jù)幀的功能。FPGA 需要在上電時(shí)完成對(duì)于8019AS的初始化設(shè)置。在接收和發(fā)送數(shù)據(jù)報(bào)文時(shí)，對(duì)相應(yīng)的寄存器進(jìn)行控制和操作以完成網(wǎng)絡(luò)數(shù)據(jù)幀的接收。對(duì)FPGA 與8019AS 之間的接口實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。 最后，介紹了在FPGA 內(nèi)部對(duì)于接收到的網(wǎng)絡(luò)數(shù)據(jù)幀進(jìn)行TCP/IP協(xié)議分析的具體過程和實(shí)現(xiàn)方法。分別詳細(xì)介紹了接收模塊、發(fā)送模塊以及其中子模塊具體功能和實(shí)現(xiàn)方法。說明了模塊之間相互觸發(fā)的具體關(guān)系。現(xiàn)有的網(wǎng)絡(luò)接口一般是采用MCU 或者ARM 等專用控制芯片來實(shí)現(xiàn)的，而此次課題以FPGA 作為主控芯片來實(shí)現(xiàn)網(wǎng)絡(luò)接口以及部分TCP/IP 協(xié)議分析是一個(gè)創(chuàng)意。而且由于FPGA 多管腳可以靈活配置，也使得系統(tǒng)的可擴(kuò)展性有了很大的提高。
標(biāo)簽： FPGA 以太網(wǎng)絡(luò) 接口的設(shè)計(jì)
上傳時(shí)間： 2013-06-09
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隨著ASIC設(shè)計(jì)規(guī)模的增長(zhǎng)，功能驗(yàn)證已成為整個(gè)開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗(yàn)證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗(yàn)證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗(yàn)證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計(jì)規(guī)模的增長(zhǎng)，單芯片已無法容納整個(gè)設(shè)計(jì)，所以常常需要對(duì)設(shè)計(jì)進(jìn)行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對(duì)邏輯驗(yàn)證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進(jìn)行了深入的研究，提出了FPGA陣列的非對(duì)稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對(duì)稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實(shí)現(xiàn)對(duì)I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對(duì)邏輯分割算法進(jìn)行了較深入的研究。針對(duì)現(xiàn)有的兩類分割算法存在的不足，提出并實(shí)現(xiàn)了基于設(shè)計(jì)模塊的邏輯分割算法，該算法有三個(gè)重要特征：1)基于設(shè)計(jì)代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計(jì)分割過程的盲目性，簡(jiǎn)化了邏輯分割過程。 本文還對(duì)并行邏輯分割方法進(jìn)行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對(duì)其進(jìn)行了模擬和性能分析；驗(yàn)證了采用并行方案對(duì)ASIC邏輯進(jìn)行分割和映射的可行性。 最后基于改進(jìn)的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗(yàn)證方法對(duì)某一大規(guī)模ASIC設(shè)計(jì)進(jìn)行了邏輯分割和功能驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，使用改進(jìn)后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實(shí)現(xiàn)ASIC設(shè)計(jì)的分割和驗(yàn)證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個(gè)驗(yàn)證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗(yàn)證的需求。
標(biāo)簽： FPGA ASIC 邏輯 驗(yàn)證技術(shù)
上傳時(shí)間： 2013-06-12
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本文研究了在復(fù)雜背景下紅外圖像的背景和噪聲抑制算法，并且完成了硬件實(shí)現(xiàn)，主要包括以下內(nèi)容： 1.通過對(duì)實(shí)際紅外圖像的背景和噪聲特性的研究分析，設(shè)計(jì)改進(jìn)了一種基于加權(quán)廣義次序統(tǒng)計(jì)濾波器的背景抑制的算法。紅外圖像的噪聲通常為脈沖噪聲，具有高頻特性；而紅外圖像的背景變換比較緩慢，其頻譜成分多集中在低頻區(qū)域，所以本文在對(duì)圖像特性分析的基礎(chǔ)上，設(shè)計(jì)改進(jìn)了基于加權(quán)廣義次序統(tǒng)計(jì)濾波器的背景抑制的算法。在對(duì)采集的起伏背景紅外圖像進(jìn)行背景抑制后，用全局門限可以有效的分割出目標(biāo)信息，輸出包含目標(biāo)信息的二值化圖像，為后續(xù)處理提供數(shù)據(jù)。但是出于更復(fù)雜背景條件下算法有效性的目的，深入討論了局部自適應(yīng)門限分割算法的設(shè)計(jì)。 2.在實(shí)時(shí)信號(hào)處理系統(tǒng)中，底層的圖像預(yù)處理算法目前難以用軟件實(shí)現(xiàn)；但是其運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單，適于用FPGA進(jìn)行硬件實(shí)現(xiàn)。本文對(duì)算法的FPGA設(shè)計(jì)作了較為深入地研究，同時(shí)介紹了算法的VHDL實(shí)現(xiàn)，利用模塊化的優(yōu)點(diǎn)對(duì)算法分模塊設(shè)計(jì)，對(duì)各個(gè)模塊的實(shí)現(xiàn)作了詳細(xì)介紹。 3.完成了紅外成像制導(dǎo)系統(tǒng)的預(yù)處理部分硬件電路設(shè)計(jì)，對(duì)FPGA中預(yù)處理算法的處理結(jié)果進(jìn)行了驗(yàn)證。通過算法在硬件上的實(shí)現(xiàn)，證明了算法的有效性。
標(biāo)簽： FPGA 紅外成像 制導(dǎo) 數(shù)據(jù)
上傳時(shí)間： 2013-07-02
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可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對(duì)由單片機(jī)構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對(duì)三片A/D芯片進(jìn)行控制的遠(yuǎn)程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進(jìn)行現(xiàn)場(chǎng)數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機(jī)，在通信過程中完全遵守RS-232協(xié)議，具有較強(qiáng)的通用性和推廣價(jià)值。然后本文重點(diǎn)介紹了該采集系統(tǒng)的硬件設(shè)計(jì)原理和軟件設(shè)計(jì)框架，實(shí)現(xiàn)實(shí)時(shí)嵌入式微機(jī)數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計(jì)方法，將部分軟件的功能改由硬件實(shí)現(xiàn)，從邏輯上大大簡(jiǎn)化了嵌入式軟件的設(shè)計(jì)。
標(biāo)簽： FPGA WEB 遠(yuǎn)程 多路數(shù)據(jù)采集
上傳時(shí)間： 2013-04-24
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本文首先研究了常規(guī)的數(shù)據(jù)采集的方法，針對(duì)由單片機(jī)構(gòu)成的數(shù)據(jù)采集系統(tǒng)數(shù)據(jù)處理能力弱的問題提出了基于現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray,FPGA)為邏輯控制芯片對(duì)三片A/D芯片進(jìn)行控制的遠(yuǎn)程多路數(shù)據(jù)采集的解決方案。 本文利用VisualBasic編寫串口通信程序，通過串行端口向FPGA數(shù)據(jù)采集板發(fā)送數(shù)據(jù)采集的參數(shù)指令,FPGA數(shù)據(jù)采集板接受指令后進(jìn)行現(xiàn)場(chǎng)數(shù)據(jù)采集，并通過串行通信將數(shù)據(jù)發(fā)送到PC機(jī)，在通信過程中完全遵守RS-232協(xié)議，具有較強(qiáng)的通用性和推廣價(jià)值。然后本文重點(diǎn)介紹了該采集系統(tǒng)的硬件設(shè)計(jì)原理和軟件設(shè)計(jì)框架，實(shí)現(xiàn)實(shí)時(shí)嵌入式微機(jī)數(shù)據(jù)采集系統(tǒng)的軟件和硬件設(shè)計(jì)方法，將部分軟件的功能改由硬件實(shí)現(xiàn)，從邏輯上大大簡(jiǎn)化了嵌入式軟件的設(shè)計(jì)。
標(biāo)簽： FPGA WEB 遠(yuǎn)程 多路數(shù)據(jù)采集
上傳時(shí)間： 2013-05-30
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碼分多址(CDMA)通信方式以其特有的抗干擾性、多址能力和多徑分集能力，而成為第三代移動(dòng)通信系統(tǒng)的主要技術(shù)。其中Rake接收技術(shù)是CDMA系統(tǒng)中的一項(xiàng)關(guān)鍵技術(shù)。隨著通信技術(shù)的迅猛發(fā)展，Rake接收技術(shù)以其有效的抗衰落的能力一直是人們研究的熱點(diǎn)。人們不斷的對(duì)傳統(tǒng)的Rake接收機(jī)進(jìn)行改進(jìn)，獲得性能更佳的Rake接收機(jī)。FPGA技術(shù)的快速發(fā)展，也很大的改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)的方法。FPGA以其龐大的規(guī)模、開發(fā)過程投資小、開發(fā)周期短、保密性好等優(yōu)點(diǎn)，為人們對(duì)Rake接收機(jī)的研究提供了方便。 本文旨在設(shè)計(jì)一種功耗低、硬件實(shí)現(xiàn)相對(duì)簡(jiǎn)單的Rake接收機(jī)結(jié)構(gòu)。首先，本文介紹了Rake接收的相關(guān)理論，對(duì)Rake技術(shù)的抗衰落性能進(jìn)行了分析，然后，對(duì)各種Rake接收機(jī)進(jìn)行了比較，最終提出了一種靈活配置的Rake接收機(jī)的改進(jìn)方案，該方案采用了不同的緩沖器結(jié)構(gòu)，能夠更多的節(jié)約硬件資源，整個(gè)接收機(jī)的功耗更低。最后利用VerilogHDL語(yǔ)言對(duì)其中的主要模塊進(jìn)行編程設(shè)計(jì)，并在Xilinx公司的集成開發(fā)工具ISE6.1中進(jìn)行仿真，仿真平臺(tái)為Spartan-3系列中的XC3S1000芯片。仿真結(jié)果表明了所設(shè)計(jì)模塊的正確性。所設(shè)計(jì)模塊具有良好的可移植性，能夠被相關(guān)的系統(tǒng)調(diào)用，本文所做工作有一定的實(shí)際意義。
上傳時(shí)間： 2013-06-21
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全數(shù)字調(diào)制解調(diào)技術(shù)具有多速率、多制式、智能性等特點(diǎn)，這極大的提高了通信系統(tǒng)的靈活性和通用性，符合未來通信技術(shù)發(fā)展的方向。 本文從如下幾個(gè)方面對(duì)全數(shù)字調(diào)制解調(diào)器進(jìn)行了深入系統(tǒng)研究：1，在介紹全數(shù)字調(diào)制解調(diào)器的發(fā)展現(xiàn)狀和研究QPSK通信調(diào)制解調(diào)方式的基礎(chǔ)上，依據(jù)軟件定性仿真分析了QPSK正交調(diào)制解調(diào)系統(tǒng)，設(shè)計(jì)出了滿足系統(tǒng)要求的實(shí)現(xiàn)電路框圖并選定了芯片；2，在完成了基于FPGA芯片實(shí)現(xiàn)QPSK調(diào)制解調(diào)的算法方案設(shè)計(jì)基礎(chǔ)上，利用VHDL語(yǔ)言完成了芯片程序的設(shè)計(jì)，并對(duì)其進(jìn)行了調(diào)試和功能仿真；3，利用設(shè)計(jì)出的調(diào)制解調(diào)器與選定的AD、DA、正交調(diào)制解調(diào)芯片，完成了QPSK通信系統(tǒng)的硬件電路的設(shè)計(jì)并完成了調(diào)制電路的研制；4，完成電路的信息速率大于300Kbps，產(chǎn)生的中頻信號(hào)中心頻率70MHz，帶寬500KHz，滿足系統(tǒng)設(shè)計(jì)要求，由于時(shí)間關(guān)系解調(diào)電路仍在調(diào)試中。 本文基于FPGA實(shí)現(xiàn)的QPSK數(shù)字調(diào)制解調(diào)器具有體積小、集成度高和軟件可升級(jí)等優(yōu)點(diǎn)，這為設(shè)計(jì)高集成和高靈活性的通信系統(tǒng)提供了技術(shù)基礎(chǔ)。
標(biāo)簽： QPSK FPGA 基帶 通信設(shè)計(jì)
上傳時(shí)間： 2013-07-08
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頻率特性測(cè)試儀(簡(jiǎn)稱掃頻儀)是一種測(cè)試電路頻率特性的儀器，它廣泛應(yīng)用于無線電、電視、雷達(dá)及通信等領(lǐng)域，為分析和改善電路的性能提供了便利的手段。而傳統(tǒng)的掃頻儀由多個(gè)模塊構(gòu)成，電路復(fù)雜，體積龐大，而且在高頻測(cè)量中，大量的分立元件易受溫度變化和電磁干擾的影響。為此，本文提出了集成化設(shè)計(jì)的方法，針對(duì)可編程邏輯器件的特點(diǎn)，對(duì)硬件實(shí)現(xiàn)方法進(jìn)行了探索。 本文對(duì)三大關(guān)鍵技術(shù)進(jìn)行了深入研究： 第一，由掃頻信號(hào)發(fā)生器的設(shè)計(jì)出發(fā)，對(duì)直接數(shù)字頻率合成技術(shù)(DDS)進(jìn)行了系統(tǒng)的理論研究，并改進(jìn)了ROM壓縮方法，在提高壓縮比的同時(shí)，改進(jìn)了DDS系統(tǒng)的雜散度，并且利用該方法實(shí)現(xiàn)了幅度和相位可調(diào)制的DDS系統(tǒng)-掃頻信號(hào)發(fā)生器。 第二，為了提高系統(tǒng)時(shí)鐘的工作頻率，對(duì)流水線算法進(jìn)行了深入的研究，并針對(duì)累加器的特點(diǎn)，進(jìn)行了一系列的改進(jìn)，使系統(tǒng)能在100MHz的頻率下正常工作。 第三，從系統(tǒng)頻率特性測(cè)試的理論出發(fā)，研究如何在FPGA中提高多位數(shù)學(xué)運(yùn)算的速度，從而提出了一種實(shí)現(xiàn)多位BCD碼除法運(yùn)算的方法—高速串行BCD碼除法；隨后，又將流水線技術(shù)應(yīng)用于該算法，對(duì)該方法進(jìn)行改進(jìn)，完成了基于流水線技術(shù)的BCD碼除法運(yùn)算的設(shè)計(jì)，并用此方法實(shí)現(xiàn)了頻率特性的測(cè)試。 在研究以上理論方法的基礎(chǔ)上，以大規(guī)模可編程邏輯器件EP1K100QC208和微處理器89C52為實(shí)現(xiàn)載體，提出了基于單片機(jī)和FPGA體系結(jié)構(gòu)的集成化設(shè)計(jì)方案；以VerilogHDL為設(shè)計(jì)語(yǔ)言，實(shí)現(xiàn)了頻率特性測(cè)試儀主要部分的設(shè)計(jì)。該頻率特性測(cè)試儀完成掃頻信號(hào)的輸出和頻率特性的測(cè)試兩大主要任務(wù)，而掃頻信號(hào)源和頻率特性測(cè)試這兩大主要模塊可集成在一片可編程邏輯器件中，充分體現(xiàn)了可編程邏輯器件的優(yōu)勢(shì)。 本文首先對(duì)相關(guān)的概念理論進(jìn)行了介紹，包括DDS原理、流水線技術(shù)等，進(jìn)而提出了系統(tǒng)的總體設(shè)計(jì)方案，包括設(shè)計(jì)工具、語(yǔ)言和實(shí)現(xiàn)載體的選擇，而后，簡(jiǎn)要介紹了微處理器電路和外圍電路，最后，較為詳細(xì)地闡述了兩個(gè)主要模塊的設(shè)計(jì)，并給出了實(shí)現(xiàn)方式。
標(biāo)簽： FPGA 頻率特性 測(cè)試 儀的研制
上傳時(shí)間： 2013-06-08
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