本文介紹了一種采用單片FPGA 芯片進行出租車計費器的設計方法，主要闡述如何使用新興的EDA 器件取代傳統的電子設計方法，利用FPGA 的可編程性，簡潔而又多變的設計方法，縮短了研發周期，同時使出租車計費器體積更小功能更強大。本設計不僅實現了出租車計費器所需的一些基本功能，同時考慮到出租車行業的一些特殊性，更注重了把一些新的思路加入到設計中。主要包括采用了FPGA 芯片，使用VHDL 語言進行編程，使其具有了更強的移植性，更加利于產品升級；利用LCD 液晶顯示取代了傳統的LED顯示，使其在顯示時更靈活多變，可以按需要改變顯示內容而不拘泥于硬件； 靈活的計價標準設定使得油價波動等成本因數和出租車價格聯動成為可能； 同時也增加了統計功能、密碼設定、超速警報、路橋費等新的功能使得本設計更加具有實用價值。
上傳時間： 2013-05-25
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隨著數字視頻廣播的發展，觀眾將會面對越來越多綜合或專門頻道的選擇，欣賞到更高品質，更多服務的節目。而廣播業者則要為這些節目的版權購買，制作而承受更高的成本，單純的廣告收入已經不夠。要求對用戶收取一定的收視費用，而另一方面，調查也顯示用戶是愿意預付一定費用以獲得更好服務的。條件接受系統(Conditional Access system)就是為了商業目的而對某些廣播服務實施接入控制，決定一個數字接受設備能否將特定的廣播節目展現給最終用戶的系統。CA技術要求既能使用戶自由選擇收看節目又能保護廣播業者的利益，確算只有已支付了或即將支付費用的用戶才能收看到所選的電視節目。在數字電視領域中，CA系統無疑將成為發展新服務的必需條件。但是在不同的運營商可能會使用不同的CA系統，在不同的CA系統之間進行互操作所必需共同遵守的最基本條件是：通用的加擾算法。每個用戶接收設備中應集成相應的解擾模塊。在我國國家標準--數字電視條件接收系統GY/Z 175-2001的附錄H中有詳細的描述。 FPGA是英文Field Programmable Gate Array的縮寫，即現場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。可以說，FPGA芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。 首先本文簡要介紹CA系統的目的和組成，FPGA的結構和原理，優勢。然后介紹了利用FPGA來實現CA系統主要組成部分即加擾的原理和步驟，分析算法，劃分邏輯結構，軟件仿真，劃分硬件模塊，硬件性能分析，驗證平臺構建，硬件實現等。 然后對以上各個部分做詳細的闡述。同時為了指導FPGA設計，給出了FPGA的結構和原理與FPGA設計的基本原則、設計的基本技巧、設計的基本流程； 最后給出了該加擾系統的測試與驗證方法以及驗證和測試結果。
上傳時間： 2013-06-22
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伴隨高速DSP技術的廣泛應用，實時快速可靠地進行數字信號處理成為用戶追求的目標。同時，由于可編程器件在速度和集成度方面的飛速提高，使得利用硬件實現數字信號實時快速可靠處理有了新的途徑。 FIR濾波器是數字信號處理中常用部件，它的最大優點在于：設計任何幅頻特性時，可以具有嚴格的線性相位，這一點對數字信號的實時處理非常關鍵。 FPGA是常用的可編程器件，它所具有的查找表結構非常適用于實現實時快速可靠的FIR濾波器，在加上VHDL語言靈活的描述方法以及與硬件無關的特點，使得使用VHDL語言基于FPGA芯片實現FIR濾波器成為研究的方向。 本文對基于FPGA的FIR數字濾波器實現進行了研究，并設計了一個16階的FIR低通濾波器。所做的主要工作為： 1.以FIR數字濾波器的基本理論為依據，使用分布式算法作為濾波器的硬件實現算法，并對其進行了詳細的討論。針對分布式算法中查找表規模過大的缺點，采用多塊查找表的方式減小硬件規模。 2.在設計中采用了自頂向下的層次化、模塊化的設計思想，將整個濾波器劃分為多個模塊，利用VHDL語言的描述方法進行了各個功能模塊的設計，最終完成了FIR數字濾波器的系統設計。 3.采用FLEX10K系列器件實現一個16階的FIR低通濾波器的設計實例，用MAX+PLUSII軟件進行了仿真，并用MATLAB對仿真結果進行了分析，證明所設計的FIR數字濾波器功能正確。 仿真結果表明，本論文所設計的FIR濾波器硬件規模較小，采樣率達到了17.73MHz。同時只要將查找表進行相應的改動，就能分別實現低通、高通、帶通FIR濾波器，體現了設計的靈活性。
上傳時間： 2013-04-24
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網絡帶寬依然在不斷增長（尤其是在本地網），最后一公里的高速接入日益普及;另一方面的情況是大容量的磁盤、FLASH移動存儲盤和激光盤的容量不斷增大，使得傳送和儲存數據的成本不斷地下降。不僅使人發問：我們孜孜不倦的搞視頻壓縮高級算法還有多少意義？我們可以看到，算法的復雜性日益增加，但性能的提高卻接近邊緣。 是什么還在要求更高的壓縮速率？還有被我們遺忘的地方嗎？還有什么應用讓我們繼續追求更精妙的壓縮算法？ 在作者看來，這個應用領域就是移動視頻服務。無線頻譜這種稀缺資源的有限性決定了我們必須繼續對視頻壓縮技術進行研究。即使伴隨UMTS/IMT2000的到來，移動終端可以獲得的數據速率也限制在144Kbit/s，在微蜂窩的時候最高能達到的速率上限也在2Mbit/s。144Kbit/s的速率對于較高質量的視頻傳輸來講，仍然是有限的。因此，可以預見，移動終端的空中接口這個瓶頸使得我們必須繼續進行視頻壓縮。 另一方面，移動終端領域開發視頻壓縮算法，在其低功耗和實時性要求下，也是異常困難的。為了減少計算的復雜性和運動估計的功耗，業界提出了許多快速算法，例如2-D的對數搜索，三步搜索，聯合搜索。盡管這些方法減少了功耗，其結果是視頻壓縮性能的降低，因為這些算法的本質是減少了運動搜索的空間。為了實現運動搜索的低功耗，在電路領域又提出了搜索窗口和時鐘管理的措施。但這些方法都是在犧牲視頻壓縮比性能的基礎進行的折中，并沒有強調算法映射結構上做出處理。 本論文提出了一種新的解決MPEG-4運動估計運算的低功耗實時處理器架構。其基礎是采用了心肌陣列并行處理技術和低功耗控制電路。運動估計的繁復運算通過心肌陣列分布式運算得到有效處理。從理論上看，心肌陣列有其簡單易理解性，然后，由于FPGA的互聯網絡有限性，設計這樣一個陣列仍有許多值得注意的問題。論文提出使用保守近似處理在全局運動估計中減少功耗，其本質是消除不必要的冗余運算。宏塊的最小誤差匹配是一個典型的串行操作過程。論文新提出的方法是在進行絕對匹配前使用保守計算，如果保守誤差值與最小誤差差別過大，則不進行絕對誤差計算。 總的說來，論文實現了兩個目標：通過心肌陣列實現了實時的運動估計編碼，通過在算法層次引入控制電路，降低運動估計電路的功耗。
上傳時間： 2013-06-23
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該文探討了以FPGA(Field Programmable Gates Array)為平臺,使用HDL(Hardware Description Language)語言設計并實現符合JPEG靜態圖象壓縮算法基本模式標準的圖象壓縮芯片.在簡要介紹JPEG基本模式標準和FPGA設計流程的基礎上,針對JPEG基本模式硬件編碼器傳統結構的缺點,提出了一種新的改進結構.JPEG基本模式硬件編碼器改進結構的設計思想、設計結構和Verilog設計實現在其后章節中進行了詳細闡述,并分別給出了改進結構中各個模塊的單獨測試結果.在該文的測試部分,闡述利用實際圖像作為輸入,從FPGA的輸出得到了正確的壓縮圖像,計算了相應的圖像壓縮速度和圖象質量指標,并與軟件壓縮的速度和結果做了對比,提出了未來的改進建議.
上傳時間： 2013-04-24
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本文主要介紹了如何運用可編程邏輯器件(FPGA)實現電機的變頻調速控制系統。 目前，電機控制芯片主要有兩種選擇。一種是專用集成芯片(ASIC)，一種是單片機(MCU)或數字信號處理器(DSP)。而FPGA的數字資源豐富、工作頻率高、可在系統編程等特點使得開發靈活、開發周期相對短，可以取代前二種通用的方式。本文利用80C196KC和FPGA控制感應電機，簡化了硬件和軟件設計，并充分利用了FPGA的快速性，利用FPGA，除本身可以用來控制電機以外：可以制成通用的“IP核”應用到MCU(或DSP)，或是作為片內外設，這樣就節約了片內資源；另外，它還是ASIC設計的驗證的必經階段，這是本文選題和工作的意義。本文設計的FPGA調速控制系統以及2個IP核，下載到芯片，通過驗證。 本文第一章緒論介紹了可編程邏輯器件的發展、應用，以及EDA的發展歷程，還介紹了ASIC等。針對FPGA的快速發展，論述了它在變頻調速技術應用中的優勢。 第二章介紹了交流電動機變頻調速技術及其相關技術的發展和應用情況。著重介紹了電壓空間矢量調制方式，以及矢量控制技術、技術發展。 第三章詳細介紹了SVPWM調速系統整個系統的FPGA設計，給出了設計思路、具體方案、邏輯時序分析；最后給出了軟件仿真結果和實驗波形對照。文中還給出了SVPWM調速系統運用的FPGA設計結果，驅動電機，得到實驗波形。論證了FPGA在調速系統應用中的可行性和意義。 第四章介紹了作者針對課題相關的一些內容所設計出的IP核，給出的實驗結果等。 論文最后，對本課題所做的工作進行了簡單的總結。
上傳時間： 2013-04-24
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本代碼是基于verilog的16QAM調制
上傳時間： 2013-07-22
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隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。
上傳時間： 2013-04-24
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H.264/AVC是ITU-T和ISO聯合推出的新標準，采用了近幾年視頻編碼方面的先進技術，以較高編碼效率和網絡友好性成為新一代國際視頻編碼標準。 本文以實現D1格式的H.264/AVC實時編碼器為目標，作者負責系統架構設計，軟硬件劃分以及部分模塊的硬件算法設計與實現。通過對H.264/AVC編碼器中主要模塊的算法復雜度的評估，算法特點的分析，同時考慮到編碼器系統的可伸縮性，可擴展性，本文采用了DSP+FPGA的系統架構。DSP充當核心處理器，而FPGA作為協處理器，針對編碼器中最復雜耗時的模塊一運動估計模塊，設計相應的硬件加速引擎，以提供編碼器所需要的實時性能。 H.264/AVC仍基于以前視頻編碼標準的運動補償混合編碼方案，其中一個主要的不同在于幀間預測采用了可變塊尺寸的運動估計，同時運動向量精度提高到1/4像素。更小和更多形狀的塊分割模式的采用，以及更加精確的亞像素位置的預測，可以改善運動補償精度，提高圖像質量和編碼效率，但同時也大大增加了編碼器的復雜度，因此需要設計專門的硬件加速引擎。 本文給出了1/4像素精度的運動估計基于FPGA的硬件算法設計與實現，包括整像素搜索，像素插值，亞像素(1/2，1/4)搜索以及多模式選擇(支持全部七種塊分割模式)。設計中，將多處理器技術和流水線技術相結合，提供高性能的并行計算能力，同時，采用合理的存儲器組織結構以提供高數據吞吐量，滿足運算的帶寬要求，并使編碼器具有較好的可伸縮性。最后，在Modelsim環境下建立測試平臺，完成了對整個設計的RTL級的仿真驗證，并針對Altera公司的FPGA芯片stratixⅡ系列的EP2S60-4器件進行優化，從而使工作頻率最終達到134MHz，分析數據表明該模塊能夠滿足編碼器的實時性要求。
上傳時間： 2013-07-24
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本課題深入分析了GPS軟件接收機基于FFT并行捕獲算法并詳細闡述了其FPGA的實現。相比于其它的捕獲方案，該方案更好地滿足了信號處理實時性的要求。 論文的主體部分首先簡單分析了擴頻通信系統的基本原理，介紹了GPS系統的組成，詳細闡述了GPS信號的特點，并根據GPS信號的組成特點介紹了接收機的體系結構。其次，通過對GPS接收機信號捕獲方案的深入研究，確定了捕獲速度快且實現復雜度不是很高的基于FFT的并行捕獲方案，并對該方案提出了幾點改進的措施，根據前面的分析，提出了系統的實現方案，利用MATLAB對該系統進行仿真，仿真的結果充分的驗證了方案的可行性。接著，對于捕獲環節中的核心部分—FFT處理器，設計中沒有采用ALTERA提供的IP核，獨立設計實現了基于FPGA的FFT處理器，并通過對一組數據在MATLAB中運算得到結果和FPGA輸出結果相對比，可以驗證該FFT處理器的正確性。再次重點分析了GPS接收機并行捕獲部分的FPGA具體實現，通過捕獲的FPGA時序仿真波形，證明了該系統已經能成功地捕獲到GPS信號。最后，對全文整個研究工作進行總結，并指出以后繼續研究的方向。 本課題雖然是對于GPS接收機的研究，但其原理與GALILEO、北斗等導航系統的接收機相近，因此該課題的研究對我國衛星導航事業的發展起到了積極的推動作用。
上傳時間： 2013-05-29
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