用FPGA的蜂鳴器，實(shí)時(shí)時(shí)鐘等資源播放梁祝
上傳時(shí)間： 2017-03-18
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基于FPGA的urat資料，verilog語(yǔ)言書(shū)寫(xiě)
上傳時(shí)間： 2021-02-22
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FPGA的作用與簡(jiǎn)介.pdf1. 什么是 FPGA ? 一個(gè) FPGA 是一種包含有一個(gè)可重配置的門(mén)陣列邏輯電路矩陣的設(shè)備。通過(guò)配置， FPGA 的內(nèi)部電路以一定方式相連接，從而創(chuàng)建了軟件應(yīng)用的一個(gè)硬件實(shí)現(xiàn)。與處 理器不同，F(xiàn)PGA 使用專(zhuān)用硬件進(jìn)行邏輯處理，而不具有操作系統(tǒng)。FPGA 在本質(zhì) 上是完全并行的，故不同的處理操作不必競(jìng)爭(zhēng)相同的資源。因此，增加額外的處理 時(shí)，應(yīng)用某一部分的性能不會(huì)受影響。而且，多個(gè)控制循環(huán)可以以不同的速率在單 個(gè) FPGA 設(shè)備上運(yùn)行。基于 FPGA 的控制系統(tǒng)可以加強(qiáng)關(guān)鍵互鎖邏輯，也可以通 過(guò)設(shè)計(jì)防止操作人員強(qiáng)奪 I/O。然而，不同于擁有固定硬件資源的硬連接的印制電 路板（PCB）設(shè)計(jì)，基于 FPGA 的系統(tǒng)可以完全重新連接其內(nèi)部電路，以支持控制 系統(tǒng)在現(xiàn)場(chǎng)部署后可以重新配置。FPGA 設(shè)備提供了專(zhuān)用硬件電路所特有的性能與 可靠性。 單個(gè) FPGA 可以通過(guò)在單個(gè)集成電路（IC）芯片上集成數(shù)百萬(wàn)個(gè)邏輯門(mén)以代替數(shù) 以千計(jì)的分立元件。一個(gè) FPGA 芯片的內(nèi)部資源包括一個(gè)被 I/O 組塊環(huán)圍的可配置 邏輯組塊（CLB）矩陣。在 FPGA 矩陣內(nèi)，信號(hào)通過(guò)可編程的互連開(kāi)關(guān)和連線(xiàn)傳遞。 CompactRIO 入門(mén)教程 2 CompactRIO 入 門(mén) 教 程 圖 2.FPGA 芯片的內(nèi)部構(gòu)造
標(biāo)簽： fpga
上傳時(shí)間： 2022-02-18
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基于FPGA的SERDES接口設(shè)計(jì)與實(shí)現(xiàn)
上傳時(shí)間： 2022-07-08
上傳用戶(hù)：得之我幸78
超寬帶通信具有高速率、低干擾、抗多徑衰落等優(yōu)點(diǎn)，是當(dāng)前短距離高速無(wú)線(xiàn)通信的一個(gè)新的發(fā)展方向，而相關(guān)接收技術(shù)是實(shí)現(xiàn)超寬帶通信的難點(diǎn)，文中以 MATLAB 環(huán)境為開(kāi)發(fā)平臺(tái)設(shè)計(jì)一個(gè)具有加性高斯噪聲的超寬帶發(fā)射和接收系 統(tǒng)，經(jīng)仿真測(cè)試，系統(tǒng)能正確完成發(fā)射和接收，滿(mǎn)足設(shè)計(jì)要求。
標(biāo)簽： UWB的matlab仿真
上傳時(shí)間： 2015-04-19
上傳用戶(hù)：hyc77
viterbi譯碼算法是一種卷積碼的解碼算法。優(yōu)點(diǎn)不說(shuō)了。缺點(diǎn)就是隨著約束長(zhǎng)度的增加算法的復(fù)雜度增加很快。約束長(zhǎng)度N為7時(shí)要比較的路徑就有64條，為8時(shí)路徑變?yōu)?28條。 (2<<(N-1))。所以viterbi譯碼一般應(yīng)用在約束長(zhǎng)度小于10的場(chǎng)合中。 先說(shuō)編碼（舉例約束長(zhǎng)度為7）：編碼器7個(gè)延遲器的狀態(tài)（0，1）組成了整個(gè)編碼器的64個(gè)狀態(tài)。每個(gè)狀態(tài)在編碼器輸入0或1時(shí)，會(huì)跳轉(zhuǎn)到另一個(gè)之中。比如110100輸入1時(shí)，變成101001（其實(shí)就是移位寄存器）。并且輸出也是隨之而改變的。 這樣解碼的過(guò)程就是逆過(guò)程。算法規(guī)定t時(shí)刻收到的數(shù)據(jù)都要進(jìn)行64次比較，就是64個(gè)狀態(tài)每條路有兩條分支（因?yàn)檩斎?或1），同時(shí)，跳傳到不同的兩個(gè)狀態(tài)中去，將兩條相應(yīng)的輸出和實(shí)際接收到的輸出比較，量度值大的拋棄（也就是比較結(jié)果相差大的），留下來(lái)的就叫做幸存路徑，將幸存路徑加上上一時(shí)刻幸存路徑的量度然后保存，這樣64條幸存路徑就增加了一步。在譯碼結(jié)束的時(shí)候，從64條幸存路徑中選出一條量度最小的，反推出這條幸存路徑（叫做回溯），得出相應(yīng)的譯碼輸出。
標(biāo)簽： viterbi Verilog FPGA 代碼
上傳時(shí)間： 2016-08-08
上傳用戶(hù)：June
一般認(rèn)為Windows CE是一個(gè)適合嵌入式應(yīng)用的通用作業(yè)系統(tǒng)，然而，從系統(tǒng)的角度來(lái)看，Windows CE並不只是一個(gè)作業(yè)系統(tǒng)，它還包括對(duì)多種目標(biāo)處理器以及週邊設(shè)備的支援，並提供了系統(tǒng)開(kāi)發(fā)工具、應(yīng)用開(kāi)發(fā)工具、整合的應(yīng)用程式
標(biāo)簽： Windows 嵌入式 系統(tǒng)
上傳時(shí)間： 2015-07-01
上傳用戶(hù)：asasasas
移動(dòng)機(jī)器人是機(jī)器人研究領(lǐng)域中重要的一個(gè)分支，智能移動(dòng)機(jī)器人集人工智能、智能控制、信息處理、圖象處理、檢測(cè)與轉(zhuǎn)換等專(zhuān)業(yè)技術(shù)為一體，跨計(jì)算’機(jī)、自動(dòng)控制、機(jī)械、電子等多學(xué)科，成為當(dāng)前智能機(jī)器人研究的重點(diǎn)之一。路徑規(guī)劃是移動(dòng)機(jī)器人研究的一個(gè)基本而又極其重要的課題。靈活有效的路徑規(guī)劃算法能夠幫助機(jī)器人適應(yīng)各種復(fù)雜的環(huán)境，大大提高機(jī)器人的應(yīng)用領(lǐng)域，尤其是使移動(dòng)機(jī)器人具備自動(dòng)識(shí)別環(huán)境的能力，能在未知環(huán)境下完成一定的工作。 本文的主要任務(wù)是以L(fǎng)EGO Technic組件為本體，重新設(shè)計(jì)一個(gè)控制器，并據(jù)此研究移動(dòng)機(jī)器人的避障和路徑規(guī)劃策略。為滿(mǎn)足移動(dòng)機(jī)器人避障的實(shí)時(shí)性、準(zhǔn)確性要求，需要有一個(gè)功能完善的硬件平臺(tái)，實(shí)現(xiàn)信息采集、處理以及避障的策略。本文設(shè)計(jì)了一套移動(dòng)機(jī)器人控制器，該控制器以DSP TMS320F2407A為核心，輔之以相應(yīng)的外圍電路、傳感器、人機(jī)交互、串行通信和電源等模塊。車(chē)體動(dòng)力學(xué)實(shí)驗(yàn)及避障實(shí)驗(yàn)結(jié)果驗(yàn)證了本文所設(shè)計(jì)的控制器的性能。 在對(duì)移動(dòng)機(jī)器人的避障策略的研究過(guò)程中，采用了基于虛擬力場(chǎng)法的位置閉環(huán)控制方法，這種方法簡(jiǎn)化了傳統(tǒng)避障方法的數(shù)學(xué)運(yùn)算過(guò)程，提高了機(jī)器人對(duì)障礙物的反應(yīng)速度。最后，設(shè)計(jì)了一套實(shí)驗(yàn)系統(tǒng)，進(jìn)行相應(yīng)的避障方法實(shí)驗(yàn)。結(jié)果表明，所設(shè)計(jì)的控制器能夠完成基本的實(shí)時(shí)避障功能。
標(biāo)簽： DSP 移動(dòng)機(jī)器人 控制系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-06-30
上傳用戶(hù)：gdgzhym
本課題設(shè)計(jì)和完成了一套基于DSP+FPGA結(jié)構(gòu)的小波變換實(shí)時(shí)圖像處理系統(tǒng)。采用小波算法對(duì)圖像進(jìn)行邊緣提取、圖像增強(qiáng)、圖像融合等處理，并在ADSP-BF535上實(shí)現(xiàn)了小波算法，分析了其運(yùn)行小波算法的性能。圖像處理的數(shù)據(jù)量比較大，而且運(yùn)算比較復(fù)雜，DSP的特殊結(jié)構(gòu)和性能很好地滿(mǎn)足了系統(tǒng)實(shí)現(xiàn)的需要，而FPGA的高速性和靈活性也滿(mǎn)足了系統(tǒng)實(shí)時(shí)性和穩(wěn)定性的需要，所以采用DSP+FPGA來(lái)實(shí)現(xiàn)圖像處理系統(tǒng)是可靠的，也是可行的。系統(tǒng)的硬件設(shè)計(jì)以DSP和FPGA為平臺(tái)，DSP實(shí)現(xiàn)算法、管理系統(tǒng)運(yùn)行、并實(shí)現(xiàn)了系統(tǒng)的自啟動(dòng)；FPGA實(shí)現(xiàn)一些接口、時(shí)序控制等，簡(jiǎn)化了外圍電路，提高了系統(tǒng)的可靠性。結(jié)果表明，在ADSP-BF535上實(shí)現(xiàn)小波算法，效果良好，而且滿(mǎn)足系統(tǒng)實(shí)時(shí)性的要求。最后，總結(jié)了系統(tǒng)的設(shè)計(jì)和調(diào)試經(jīng)驗(yàn)，對(duì)調(diào)試時(shí)遇到的一些問(wèn)題進(jìn)行了分析。
標(biāo)簽： FPGA DSP 小波變換 實(shí)時(shí)圖像
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：Kecpolo
基于51單片機(jī)的小車(chē)避障電路實(shí)現(xiàn)，很有用！！！！！！
標(biāo)簽： 51單片機(jī) 電路實(shí)現(xiàn)
上傳時(shí)間： 2013-05-26
上傳用戶(hù)：handless
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