基于FPGA數(shù)字電壓表的設計 EDA是電子設計自動化（Electronic Design Automation）的縮寫，在20世紀60年代中期從計算機輔助設計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。 EDA技術(shù)就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。本電壓表的電路設計正是用VHDL語言完成的 。此次設計采用的是Altera公司 的Quartus II 7.0軟件。本次設計的參考電壓為2.5V，精度為0.01V。此電壓表的設計特點為通過軟件編程下載到硬件實現(xiàn)，設計周期短，開發(fā)效率高。
標簽： FPGA 數(shù)字電壓表 報告
上傳時間： 2013-10-22
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protel99se元件名系表
上傳時間： 2013-11-12
上傳用戶：sz_hjbf
文章詳細介紹了一種以Xilinx 公司生產(chǎn)的CPLD 器件XC9536 為核心來產(chǎn)生電機繞組參考電流, 進而實現(xiàn)具有繞組電流補償功能的兩相混合式步進電動機10 細分和50 細分運行方式的方法。實踐證明, 該方法可以有效地提高兩相混合式步進電動機系統(tǒng)的運行效果。
上傳時間： 2013-11-16
上傳用戶：trepb001
目前通信領(lǐng)域正處于急速發(fā)展階段，由于新的需 求層出不窮，促使新的業(yè)務不斷產(chǎn)生，因而導致頻率資源越來越緊張。在有限的帶寬里要傳輸大量的多媒體數(shù)據(jù)，提高頻譜利用率成為當前至關(guān)重要的課題，否則將 很難容納如此眾多的業(yè)務。正交幅度調(diào)制(QAM)由于具有很高的頻譜利用率被DVB-C等標準選做主要的調(diào)制技術(shù)。與多進制PSK(MPSK)調(diào)制不 同，OAM調(diào)制采取幅度與相位相結(jié)合的方式，因而可以更充分地利用信號平面，從而在具有高頻譜利用效率的同時可以獲得比MPSK更低的誤碼率。 但仔細分析可以發(fā)現(xiàn)QAM調(diào)制仍存在著頻繁的相位跳變，相位跳變會產(chǎn)生較大的諧波分量，因此如果能夠在保證QAM調(diào)制所需的相位區(qū)分度的前提下，盡量減少 或消除這種相位跳變，就可以大大抑制諧波分量，從而進一步提高頻譜利用率，同時又不影響QAM的解調(diào)性能。文獻中提出了針對QPSK調(diào)制的相位連續(xù)化方 法，本文借鑒該方法，提出連續(xù)相位QAM調(diào)制技術(shù)，并針對QAM調(diào)制的特點在電路設計時作了改進。
標簽： FPGA QAM 相位 調(diào)制技術(shù)
上傳時間： 2013-10-17
上傳用戶：lalaruby
數(shù)字三相鎖相環(huán)中含有大量乘法運算和三角函數(shù)運算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實現(xiàn)方案，利用乘法模塊復用和CORDIC算法實現(xiàn)三角函數(shù)運算，并用Verilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現(xiàn)。仿真和實驗結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
上傳時間： 2013-10-22
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介紹了應用VHDL技術(shù)設計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細描述了其工作原理和設計思想，并用可編程邏輯器件FPGA加以實面。
標簽： FPGA 全數(shù)字 鎖相環(huán)路
上傳時間： 2013-10-20
上傳用戶：yl8908
ORCAD在使用的時候總會出現(xiàn)這樣或那樣的問題…但下這個問題比較奇怪…在ORCAD中無法輸出網(wǎng)表…彈出下面的錯誤….這種問題很是奇怪…Netlist Format: tango.dllDesign Name: D:\EDA_PROJECT\PROTEL99SE\YK\SV3200\MAIN.DSNERROR [NET0021] Cannot get part.[FMT0024] Ref-des not found. Possible Logical/Physical annotation conflict.[FMT0018] Errors processing intermediate file找了一天沒找到問題…終于在花了N多時間后發(fā)現(xiàn)問題所在…其實這個問題就是不要使用ORCAD PSPICE 庫里面的元件來畫電路圖…實際中我是用了PSPICE里面和自己制作的二種電阻和電容混合在一起…就會出現(xiàn)這種問題…
上傳時間： 2013-11-02
上傳用戶：sz_hjbf
PCB LAYOUT 術(shù)語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內(nèi)層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
上傳用戶：cjf0304
DSP 實現(xiàn)軟件鎖相環(huán)
上傳時間： 2013-11-05
上傳用戶：cazjing
軟件鎖相環(huán)設計相關(guān)資料料
標簽： 軟件鎖相環(huán)
上傳時間： 2015-01-02
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