應(yīng)用ＶＨＤＬ、ＣＰＬＤ、ＥＤＡ開發(fā)軟件設(shè)計(jì)數(shù)字系統(tǒng),能夠顯著增強(qiáng)設(shè)計(jì)的靈活性,提高產(chǎn)品的性能,減輕設(shè)計(jì)的工作量,縮短設(shè)計(jì)周期。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計(jì)方法正逐步地縮小應(yīng)用范圍,而基于芯片的設(shè)計(jì)方法正成為電子系統(tǒng)設(shè)計(jì)的主流。ＶＨＤＬ語言、ＣＰＬＤ/ＦＰＧＡ、ＥＤＡ開發(fā)軟件已成為設(shè)計(jì)復(fù)雜數(shù)字電路系統(tǒng)的重要工具。
標(biāo)簽：
開發(fā)軟件
減
周期
數(shù)字系統(tǒng)
上傳時(shí)間：
2014-12-08
上傳用戶：Yukiseop
