s1.c是server，c.c是client， server負責接收client傳的數字進行運算並回傳，運用了同步的機制。編譯須加 -lsocket -lpthread -lrt
標簽： server
上傳時間： 2014-01-02
上傳用戶：athjac
8051串口程序，解決了8.192晶振數據不同步的問題
上傳時間： 2013-12-18
上傳用戶：Thuan
介紹了QNX實時操作系統和多線程編程技術，包括線程間同步的方法、多線程程序的分析步驟、線程基本程序結構以及實用編譯方法
上傳時間： 2014-12-21
上傳用戶：498732662
操作系統課程設計，關于進程同步的研究，很好的操作系統研究方向，喜歡的就下
標簽： 操作系統
上傳時間： 2013-12-23
上傳用戶：gyq
在數字電視終端MPEG II 解碼器測試中，解碼能力測試是一個很關鍵的環節，即驗證在前端輸入碼流滿足TR 101 290 標準的前提下接收終端能正常解碼，輸出同步的視音頻模擬信號。PCR 抖動 是影響接收終端解碼的關鍵因素。本文深入探究了PCR 的功能和物理意義，并在分析PCR 抖動原因及其 測試參數的基礎上，討論了基于波形、幅度和頻率三個參數的PCR 抖動仿真模型，并且根據實際測試終端解碼器的需要，提出了具體的參數設置方法。
上傳時間： 2017-08-22
上傳用戶：hewenzhi
不同標簽，但是可以同步的顯示自己的動態信息
標簽： 標簽
上傳時間： 2017-09-01
上傳用戶：change0329
一博科技PCB設計指導書VER1.0. 66頁常見信號介紹 1.1 數字信號 1.1.1 CPU 常稱處理器，系統通過數據總線、地址總線、控制總線實現處理器、控制芯片、存 儲器之間的數據交換。 地址總線：ADD* （如：ADDR1） 數據總線：D* （如：SDDATA0） 控制總線：讀寫信號（如：WE_N），片選信號（如：SDCS0_N），地址行列選擇信 號（如：SDRAS_N），時鐘信號（如：CLK），時鐘使能信號（如：SDCKE）等。 與CPU對應的存儲器是SDRAM，以及速率較高的DDR存儲器： SDRAM：是目前主推的PC100和PC133規范所廣泛使用的內存類型，它的帶寬為64位， 支持3.3V電壓的LVTTL，目前產品的最高速度可達5ns。它與CPU使用相同的時鐘頻 率進行數據交換，它的工作頻率是與CPU的外頻同步的，不存在延遲或等待時間。 SDRAM與時鐘完全同步。 DDR：速率比SDRAM高的內存器，可達到800M，它在時鐘觸發沿的上、下沿都能進行 數據傳輸，所以即使在133MHz的總線頻率下的帶寬也能達到2.128GB/s。它的地址 與其它控制界面與SDRAM相同，支持2.5V/1.8V的SSTL2標準. 阻抗控制在50Ω±10 ％. 利用時鐘的邊緣進行數據傳送的，速率是SDRAM的兩倍. 其時鐘是采用差分方 式。 1.1.2 PCI PCI總線：PCI總線是一種高速的、32/64位的多地址/數據線，用于控制器件、外圍 接口、處理器/存儲系統之間進行互聯。PCI 的信號定義包括兩部份(如下圖)：必 須的(左半部份)與可選的（右半部份）。其中“# ”代表低電平有效。
標簽： pcb設計
上傳時間： 2022-02-06
上傳用戶：得之我幸78
隨著工業自動化水平的不斷提高，工業控制網絡所需負擔的工作也日趨繁重，整個網絡中傳遞信息的規模和復雜度也在不斷增長，這給控制系統提出了更高的要求。伺服系統作為一種對控制精度、動態響應等性能指標要求很高的控制系統，也必須面對這些問題。本論文研究了將工業以太網技術應用于伺服系統的方法。通過將EtherCAT工業以太網協議與CANopen規范相結合，以TMS320F2812系列DSP為平臺，設計并實現了伺服驅動器的工業以太網通信接口，組建了網絡化的運動控制系統。通過分析EtherCAT與CANopen相關技術細節，闡述了將CANopen與EtherCAT相結合的關鍵點，給出了多種運動控制模式的設計方式，分析了軟件設計和實現的具體方法和要點。本文按照分層和模塊化的方式給出了通信接口的設計過程，按層次分為三個大的模塊：EtherCAT通信模塊、CoE通信模塊與CANopen運動控制模塊。對各個模塊又根據功能分為多個子模塊，其中EtherCAT 通信模塊主要包括：EtherCAT狀態機服務、郵箱服務和過程數據服務：CoE通信模塊包括：服務數據對象（SDO）服務、過程數據對象（PDO）服務、對象字典服務；運動控制模塊包括設備狀態機服務和多種運動控制模式的實現模塊。對每個模塊本文都給出了具體的設計與實現過程。本文實現了四種運動控制模式下的實際控制結果，包括周期同步的位置與速度模式以及位置與速度軌跡規劃模式。實驗結果表明，系統能夠滿足高速度、高精度、高可靠性和同步協調的控制要求。最后對所做工作進行了總結與展望。
上傳時間： 2022-05-27
上傳用戶：
SPI總線協議及SPI時序圖詳解SP1是英語Serial Peripheral Interface的縮寫，顧名思義就是串行外圍設備接口。SPI是一種高速的、全雙工、同步的通信總線，并且在芯片的管腳上只占用四根線，節約了芯片的管腳，同時為PCB的布局上節省空間，提供方便，正是出于這種簡單易用的特性，現在越來越多的芯片集成了這種通信協議。SP1是一個環形總線結構，由ss（cs）、sck，sdi、sdo構成，其時序其實很簡單，主要是在sck的控制下，兩個雙向移位寄存器進行數據交換。上升沿發送、下降沿接收、高位先發送上升沿到來的時候，sdo上的電平將被發送到從設備的寄存器中，下降沿到來的時候，sdi上的電平將被接收到主設備的寄存器中，假設主機和從機初始化就緒：并且主機的sbuff-Oxaa（10101010），從機的sbuff-0x55（01010101），下面將分步對spi的8個時鐘周期的數據情況演示一遍（假設上升沿發送數據）。
上傳時間： 2022-06-23
上傳用戶：fliang
SPI總線協議及SPI時序圖詳解SPI，是英語Serial Peripheral Interface的縮寫，顧名思義就是串行外圍設備接口。SPl，是一種高速的，全雙工，同步的通信總線，并且在芯片的管腳上只占用四根線，節約了芯片的管腳，同時為PCB的布局上節省空間，提供方便，正是出于這種簡單易用的特性，現在越來越多的芯片集成了這種通信協議。SPI是一個環形總線結構，由ss（cs）、sck、sdi、sdo構成，其時序其實很簡單，主要是在sck的控制下，兩個雙向移位寄存器進行數據交換。上升沿發送、下降沿接收、高位先發送。上升沿到來的時候，sdo上的電平將被發送到從設備的寄存器中。下降沿到來的時候，sdi上的電平將被接收到主設備的寄存器中。假設主機和從機初始化就緒：并且主機的sbuff=0xaa（10101010），從機的sbuff=0x55（01010101），下面將分步對spi的8個時鐘周期的數據情況演示一遍（假設上升沿發送數據）。
上傳時間： 2022-06-28
上傳用戶：
