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分發(fā)網絡

  • 利用Verilog_HDL實現(xiàn)基于FPGA的分頻方法

    利用Verilog_HDL實現(xiàn)基于FPGA的分頻方法

    標簽： Verilog_HDL FPGA 分頻

    上傳時間： 2013-11-20

    上傳用戶：atdawn

  • Verilog_實現(xiàn)任意占空比、任意分頻的方法

    Verilog_實現(xiàn)任意占空比、任意分頻的方法

    標簽： Verilog 分頻

    上傳時間： 2013-11-20

    上傳用戶：ccxzzhm

  • 簡單分頻時序邏輯分頻電路設計

    簡單分頻時序邏輯電路設計分頻電路，有圖，有代碼

    標簽： 分頻 時序邏輯 電路設計

    上傳時間： 2014-01-21

    上傳用戶：924484786

  • 用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設計

    用VerilogHDL實現(xiàn)基于FPGA的通用分頻器的設計

    標簽： VerilogHDL FPGA 分頻器

    上傳時間： 2015-01-02

    上傳用戶：oooool

  • 基于FPGA的小數(shù)分頻實現(xiàn)方法

    基于FPGA的小數(shù)分頻實現(xiàn)方法

    標簽： FPGA 小數(shù)分頻 實現(xiàn)方法

    上傳時間： 2013-11-05

    上傳用戶：feifei0302

  • 差分線對的PCB設計要點

      信號完整性是高速數(shù)字系統(tǒng)中要解決的一個首要問題之一，如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經成為當今系統(tǒng)設計能否成功的關鍵。在這方面，差分線對具有很多優(yōu)勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩(wěn)定的可靠性等。目前，差分線對在高速數(shù)字電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分線對設計。介紹了差分線對在PCB 設計中的一些要點，并給出具體設計方案。

    標簽： PCB 差分線

    上傳時間： 2013-10-26

    上傳用戶：lps11188

  • 差分信號PCB布局布線誤區(qū)

     誤區(qū)一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

    標簽： PCB 差分信號 布局布線

    上傳時間： 2013-10-25

    上傳用戶：zhaiyanzhong

  • 差分阻抗

    當你認為你已經掌握了PCB 走線的特征阻抗Z0，緊接著一份數(shù)據(jù)手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規(guī)則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據(jù)歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數(shù)k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數(shù)耦合到線2 上。每根走線上任意一點的電壓，還是根據(jù)歐姆定律，

    標簽： 差分阻抗

    上傳時間： 2013-11-10

    上傳用戶：KSLYZ

  • IC封裝製程簡介(IC封裝制程簡介)

    半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為   PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array         雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種，一種是插入電路板的銲孔或腳座，如PDIP、PGA，另一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA。    從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發(fā)過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。   圖四是常見的LED，也就是發(fā)光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發(fā)光而使LED發(fā)亮，如圖六所示。     半導體元件的製作分成兩段的製造程序，前一段是先製造元件的核心─晶片，稱為晶圓製造；後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節(jié)中將簡介這兩段的製造程序。

    標簽： 封裝 IC封裝 制程

    上傳時間： 2013-11-04

    上傳用戶：372825274

  • 新代數(shù)控系統(tǒng)OpenCNC_PLC發(fā)展工具操作手冊V2.5

    新代數(shù)控系統(tǒng)OpenCNC_PLC發(fā)展工具操作手冊V2.5。

    標簽： OpenCNC_PLC 2.5 數(shù)控系統(tǒng) 操作

    上傳時間： 2013-11-07

    上傳用戶：shanxiliuxu

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