本文以Turbo碼編譯碼器的FPGA實(shí)現(xiàn)為目標(biāo)，對Turbo碼的編譯碼算法和用硬件語言將其實(shí)現(xiàn)進(jìn)行了深入的研究。 首先，在理論上對Turbo碼的編譯碼原理進(jìn)行了介紹，確定了Max-log-MAF算法的譯碼算法，結(jié)合CCSDS標(biāo)準(zhǔn)，在實(shí)現(xiàn)編碼器時(shí)，針對標(biāo)準(zhǔn)中給定的幀長、碼率與交織算法，以及偽隨機(jī)序列模塊與幀同步模塊，提出了相應(yīng)解決方案；而在相應(yīng)的譯碼器設(shè)計(jì)中，采用了FPGA設(shè)計(jì)中“自上而下”的設(shè)計(jì)方法，權(quán)衡硬件實(shí)現(xiàn)復(fù)雜度與處理時(shí)延等因素，優(yōu)先考慮面積因素，提高元件的重復(fù)利用率和降低電路復(fù)雜度，來實(shí)現(xiàn)Turbo碼的Max-log-MAP算法譯碼。把整個(gè)系統(tǒng)分割成不同的功能模塊，分別闡述了實(shí)現(xiàn)過程。 然后，基于Verilog HDL 設(shè)計(jì)出12位固點(diǎn)數(shù)據(jù)的Turbo編譯碼器以及仿真驗(yàn)證平臺(tái)，與用Matlab語言設(shè)計(jì)的相同指標(biāo)的浮點(diǎn)數(shù)據(jù)譯碼器進(jìn)行性能比較，得到該設(shè)計(jì)的功能驗(yàn)證。 最后，研究了Tuxbo碼譯碼器幾項(xiàng)最新技術(shù)，如滑動(dòng)窗譯碼，歸一化處理，停止迭代技術(shù)結(jié)合流水線電路設(shè)計(jì)，將改進(jìn)后的譯碼器與先前設(shè)計(jì)的譯碼器分別在ISE開發(fā)環(huán)境中針對目標(biāo)器件xilinx Virtex-Ⅱ500進(jìn)行電路綜合，證實(shí)了這些改進(jìn)技術(shù)能有效地提高譯碼器的吞吐量，減少譯碼時(shí)延和存儲(chǔ)器面積從而降低功耗。
上傳時(shí)間： 2013-04-24
上傳用戶：haohaoxuexi
遙感圖像在人類生活和軍事領(lǐng)域的應(yīng)用日益廣泛，適合各種要求的遙感圖像編碼技術(shù)具有重要的現(xiàn)實(shí)意義。基于小波變換的內(nèi)嵌編碼技術(shù)已成為當(dāng)前靜止圖像編碼領(lǐng)域的主流，其中就包括基于分層樹集合分割排序(Set Partitioning inHierarchical Trees，SPIHT)的內(nèi)嵌編碼算法。這種算法具有碼流可隨機(jī)獲取以及良好的恢復(fù)圖像質(zhì)量等特性，因此成為實(shí)際應(yīng)用中首選算法。隨著對圖像編碼技術(shù)需求的不斷增長，尤其是在軍事應(yīng)用領(lǐng)域如衛(wèi)星偵察等方面，這種編碼算法亟待轉(zhuǎn)換為可應(yīng)用的硬件編碼器。 在靜止圖像編碼領(lǐng)域，高性能的圖像編碼器設(shè)計(jì)一直是相關(guān)研究人員不懈追求的目標(biāo)。本文針對靜止圖像編碼器的設(shè)計(jì)作了深入研究，并致力于高性能的圖像編碼算法實(shí)現(xiàn)結(jié)構(gòu)的研究，提出了具有創(chuàng)新性的降低計(jì)算量、存儲(chǔ)量，提高壓縮性能的算法實(shí)現(xiàn)結(jié)構(gòu)，并成功應(yīng)用于圖像編碼硬件系統(tǒng)中。這個(gè)方案還支持壓縮比在線可調(diào)，即在不改變硬件框架的條件下可按用戶要求實(shí)現(xiàn)16倍到2倍的壓縮，以適應(yīng)不同的應(yīng)用需求。本文所做的工作包括了兩個(gè)部分。 1．一種基于行的實(shí)時(shí)提升小波變換實(shí)現(xiàn)結(jié)構(gòu)：該結(jié)構(gòu)同時(shí)處理行變換和列變換，并且在圖像邊界采用對稱擴(kuò)展輸出邊界數(shù)據(jù)，使得圖像小波變換時(shí)間與傳統(tǒng)的小波變換相比提高了將近2.6倍，提高了硬件系統(tǒng)的實(shí)時(shí)性。該結(jié)構(gòu)還合理地利用和調(diào)度內(nèi)部緩沖器，不需要外部緩沖器，大大降低了硬件系統(tǒng)對存儲(chǔ)器的要求。 2．一種采用左遍歷的比特平面并行SPIHT編碼結(jié)構(gòu)：在該編碼結(jié)構(gòu)中，空間定位生成樹采用深度優(yōu)先遍歷方式，比特平面同時(shí)處理極大地提高了編碼速度。
上傳時(shí)間： 2013-06-17
上傳用戶：abc123456.
在傳統(tǒng)的數(shù)字傳輸系統(tǒng)中，糾錯(cuò)編碼與調(diào)制是各自獨(dú)立設(shè)計(jì)并實(shí)現(xiàn)的，譯碼與解調(diào)也是如此。80年代初，Ungerboeck根據(jù)調(diào)制解調(diào)與糾錯(cuò)編碼的特點(diǎn)，提出了一種新的思想，稱作網(wǎng)格編碼調(diào)制，記為TCM。它是將調(diào)制解調(diào)與糾錯(cuò)編碼當(dāng)成一個(gè)整體來設(shè)計(jì)。它的中心思想是：采用編碼方法將信號(hào)空間做最佳分割，使已調(diào)信號(hào)矢量端點(diǎn)間有最大的距離。這樣就可以在相同發(fā)射功率、相同有效性的條件下提高信息傳輸?shù)目煽啃裕貏e適用于頻帶受限和功率受限信道。它在衛(wèi)星通信和移動(dòng)通信中的應(yīng)用又使它成為研究熱點(diǎn)。 本文介紹了TCM編碼調(diào)制的基本原理，在此基礎(chǔ)上提出了一種新的TCM編碼的方法；介紹了卷積碼Viterbi譯碼的基本原理和步驟，在此基礎(chǔ)上分析了TCM的Viterbi譯碼的特點(diǎn)；研究了TCM在高斯白噪聲條件下的誤碼性能及其編碼增益，并在MATLAB上仿真來進(jìn)行驗(yàn)證；介紹了數(shù)字邏輯設(shè)計(jì)的基本方法和流程，在此基礎(chǔ)上介紹了基于FPGA的TCM系統(tǒng)的各個(gè)模塊。
標(biāo)簽： FPGA 網(wǎng)格編碼 調(diào)制技術(shù)
上傳時(shí)間： 2013-07-26
上傳用戶：13913148949
現(xiàn)場可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時(shí)延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對整體評估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
上傳用戶：yezhihao
layout中電源和地的處理 詳細(xì)介紹的Layout布線中電源和電源地的分割方法,對于高速布線有很大的
上傳時(shí)間： 2013-06-24
上傳用戶：neibuzhuzu
·詳細(xì)說明：分水嶺算法,首先將圖像分為小塊,根據(jù)每塊之間的差異實(shí)現(xiàn)圖像分割
上傳時(shí)間： 2013-04-24
上傳用戶：西伯利亞狼
·詳細(xì)說明：C#環(huán)境的車牌認(rèn)別系統(tǒng)源代碼和30張測試圖片；本程序?qū)σ陨系?0汽車圖片的認(rèn)別定位分割等準(zhǔn)確率達(dá)至100％。文件列表: sample ......\App.ico ......\AssemblyInfo.cs ......\bin ......\...\Debug ......\...\Release &
上傳時(shí)間： 2013-07-11
上傳用戶：changeboy
·詳細(xì)說明：wince平臺(tái)上的語音識(shí)別程序，基于evc++ 4.0。文件列表: pocketsphinx-0.3 ................\aclocal.m4 ................\autogen.sh ................\ChangeLog ................\config.gu
上傳時(shí)間： 2013-07-06
上傳用戶：小草123
·MPEG4網(wǎng)絡(luò)視頻服務(wù)器客戶端圖象監(jiān)控軟件,可以實(shí)現(xiàn)4分割顯示文件列表: DvsUser .......\AviManager.cpp .......\AviManager.h .......\BlockSock.cpp .......\BlockSock.h .......\ConfigPage1.cpp &nb
標(biāo)簽： MPEG4 網(wǎng)絡(luò)視頻 服務(wù)器 圖象
上傳時(shí)間： 2013-07-03
上傳用戶：nunnzhy
本設(shè)計(jì)通過采用分割電容陣列對DAC進(jìn)行優(yōu)化，在減小了D/A轉(zhuǎn)換開關(guān)消耗的能量、提高速度的基礎(chǔ)上，實(shí)現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進(jìn)行仿真，仿真結(jié)果表明，設(shè)計(jì)的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。
上傳時(shí)間： 2013-11-21
上傳用戶：chukeey
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
