FPGA的uart控制器的verilog源程序，在cyclone II EP2C8Q208上調(diào)試運行成功
標(biāo)簽： verilog FPGA uart 控制器
上傳時間： 2013-08-15
上傳用戶：qazxsw
介紹了FPGA設(shè)計全流程：Modelsim>>Synplify.Pro>>ISE
標(biāo)簽： Modelsim Synplify FPGA ISE
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本文介紹一種以CPLD[1]為核心、以VHDL[2]為開發(fā)工具的時間控制器，該控制器不僅具有時間功能，而且具有定時器功能，能在00：00～23：59之間任意設(shè)定開啟時間和關(guān)閉時間，其設(shè)置方便、靈活，廣泛應(yīng)用于路燈、廣告燈箱、霓虹燈等處的定時控制。
標(biāo)簽： CPLD VHDL 核心 開發(fā)工具
上傳時間： 2013-08-16
上傳用戶：chenjjer
一種基于FPGA 實現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計方法，采用全并行加流水結(jié)構(gòu), 可在一個時鐘節(jié)拍內(nèi)完成32 點FFT 運算的功能, 設(shè)計最高運算速度可達11ns
標(biāo)簽： FPGA FFT 并行 設(shè)計方法
上傳用戶：467368609
FPGA視頻控制器設(shè)計,FED驅(qū)動控制系統(tǒng)的研制與FPGA設(shè)計\r\n
標(biāo)簽： FPGA FED 視頻 制器設(shè)計
上傳時間： 2013-08-20
上傳用戶：阿四AIR
FPGA設(shè)計全流程：Modelsim>>Synplify.Pro>>ISE\\r\\n第一章 Modelsim編譯Xilinx庫\\r\\n第二章 調(diào)用Xilinx CORE-Generator\\r\\n第三章 使用Synplify.Pro綜合HDL和內(nèi)核\\r\\n第四章 綜合后的項目執(zhí)行\(zhòng)\r\\n第五章 不同類型結(jié)構(gòu)的仿真
標(biāo)簽： FPGA 流程
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使用QUARTUS做FPGA開發(fā)全流程，適用于初學(xué)者
標(biāo)簽： QUARTUS FPGA 流程
上傳時間： 2013-08-21
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基于CPLD的雙屏結(jié)構(gòu)液晶控制器的研究與設(shè)計作者：黃麗薇.doc
標(biāo)簽： CPLD 液晶控制器
上傳時間： 2013-08-22
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基于FPGA的高分辨率VGA顯示控制器的設(shè)計
標(biāo)簽： FPGA VGA 高分辨率 顯示控制器
上傳時間： 2013-08-23
上傳用戶：lizhen9880
Xilinx的FPGA設(shè)計全流程
標(biāo)簽： Xilinx FPGA 流程
上傳時間： 2013-08-26
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