本代碼介紹了使用VHDL開(kāi)發(fā)FPGA的一般流程,最終采用了一種基于FPGA的數(shù)字頻率的實(shí)現(xiàn)方法。該設(shè)計(jì)采用硬件描述語(yǔ)言VHDL,在軟件開(kāi)發(fā)平臺(tái)ISE上完成,可以在較高速時(shí)鐘頻率(100MHz)下正常工作。該設(shè)計(jì)的頻率計(jì)能準(zhǔn)確的測(cè)量頻率在1Hz到100MHz之間的信號(hào)。使用ModelSim仿真軟件對(duì)VHDL程序做了仿真,并完成了綜合布局布線,最終下載到芯片Spartan-II上取得良好測(cè)試效果。
標(biāo)簽:
VHDL
FPGA
代碼
流程
上傳時(shí)間:
2014-01-12
上傳用戶:hj_18