這是compiere2的官方?jīng)]問(wèn)題版本～我在fedora10上安裝正確無(wú)誤～不會(huì)出現(xiàn)錯(cuò)誤訊息 ～不過(guò)我發(fā)現(xiàn)compiere他自己本身有自己專屬的網(wǎng)站server～所以有架設(shè)網(wǎng)站的網(wǎng)友們～ 可能要斟酌一下～最好把他獨(dú)立開(kāi)來(lái)比較好～= =～我發(fā)現(xiàn)他挺消耗系統(tǒng)資源的～
標(biāo)簽： compiere2 compiere fedora server
上傳時(shí)間： 2014-12-04
上傳用戶：yy541071797
很多串口調(diào)試助手中串口流控的設(shè)置都不起作用，該文章講述了流控的具體設(shè)置方法
標(biāo)簽： 多串口 串口 調(diào)試助手
上傳時(shí)間： 2013-12-19
上傳用戶：小寶愛(ài)考拉
串口編程工具。雖然不是源碼，如果需要進(jìn)行串口調(diào)試的，本工具絕對(duì)有用。
上傳時(shí)間： 2017-06-27
上傳用戶：zhuoying119
不太常用的SPI I/O口擴(kuò)展芯片的驅(qū)動(dòng)程序和中文數(shù)據(jù)手冊(cè)，對(duì)想用SPI擴(kuò)張I/O口的朋友非常有用的
標(biāo)簽： SPI 擴(kuò)展芯片 驅(qū)動(dòng)程序 數(shù)據(jù)手冊(cè)
上傳時(shí)間： 2013-12-18
上傳用戶：lht618
1參考電壓需要足夠精確,推薦使用外部高精準(zhǔn)參考電壓. 2如果PGA可調(diào),增益系數(shù)一般是越小噪聲越低. 3一般最好用到滿量程,此時(shí)AD精度不浪費(fèi). 4如果有偏置,需要進(jìn)行自校. 5請(qǐng)注意在使用DEMO板調(diào)試時(shí),會(huì)由調(diào)試口導(dǎo)入PC噪聲,由信號(hào)連接線導(dǎo)入外部噪聲,因此建議使用屏蔽電纜傳輸信號(hào).
上傳時(shí)間： 2017-07-24
上傳用戶：tedo811
stm32 ucos 精簡(jiǎn)移殖版本 不需作任何修改直接便可運(yùn)行。包含串口 定時(shí)器
上傳時(shí)間： 2014-11-27
上傳用戶：金宜
多線程端口掃描 實(shí)現(xiàn)了線程掃描的快速 高效 最大線程數(shù)設(shè)置為200 掃描10000個(gè)端口也不會(huì)卡
上傳時(shí)間： 2017-09-28
上傳用戶：zhangyi99104144
5MAC,4PHY 四端口百兆交換機(jī)芯片,MII和RMII接口,VLAN,2kMAC地址緩沖表,QFN68
標(biāo)簽： ip175llf 交換機(jī) 芯片 IP175
上傳時(shí)間： 2021-12-15
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串口調(diào)試助手，相信大家不陌生，這款是精裝版哦，不同一班的普通版，里面集成了很多小工具。
標(biāo)簽： 串口 調(diào)試助手 精裝版
上傳時(shí)間： 2013-06-08
上傳用戶：feichengweoayauya
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA，F(xiàn)ield Programmable Gate Array)是可編程邏輯器件的一種，它的出現(xiàn)是隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC，Application Specific Integrated Circuit)．芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中。現(xiàn)在，F(xiàn)PGA已廣泛地運(yùn)用于通信領(lǐng)域、消費(fèi)類電子和車用電子。 本文中涉及的I/O端口模塊是FPGA中最主要的幾個(gè)大模塊之一，它的主要作用是提供封裝引腳到CLB之間的接口，將外部信號(hào)引入FPGA內(nèi)部進(jìn)行邏輯功能的實(shí)現(xiàn)并把結(jié)果輸出給外部電路，并且根據(jù)需要可以進(jìn)行配置來(lái)支持多種不同的接口標(biāo)準(zhǔn)。FPGA允許使用者通過(guò)不同編程來(lái)配置實(shí)現(xiàn)各種邏輯功能，在IO端口中它可以通過(guò)選擇配置方式來(lái)兼容不同信號(hào)標(biāo)準(zhǔn)的I/O緩沖器電路。總體而言，可選的I/O資源的特性包括：IO標(biāo)準(zhǔn)的選擇、輸出驅(qū)動(dòng)能力的編程控制、擺率選擇、輸入延遲和維持時(shí)間控制等。 本文是關(guān)于FPGA中多標(biāo)準(zhǔn)兼容可編程輸入輸出電路(Input/Output Block)的設(shè)計(jì)和實(shí)現(xiàn)，該課題是成都華微電子系統(tǒng)有限公司FPGA大項(xiàng)目中的一子項(xiàng)，目的為在更新的工藝水平上設(shè)計(jì)出能夠兼容單端標(biāo)準(zhǔn)的I/O電路模塊；同時(shí)針對(duì)以前設(shè)計(jì)的I/O模塊不支持雙端標(biāo)準(zhǔn)的缺點(diǎn)，要求新的電路模塊中擴(kuò)展出雙端標(biāo)準(zhǔn)的部分。文中以低壓雙端差分標(biāo)準(zhǔn)(LVDS)為代表構(gòu)建雙端標(biāo)準(zhǔn)收發(fā)轉(zhuǎn)換電路，與單端標(biāo)準(zhǔn)比較，LVDS具有很多優(yōu)點(diǎn)： (1)LVDS傳輸?shù)男盘?hào)擺幅小，從而功耗低，一般差分線上電流不超過(guò)4mA，負(fù)載阻抗為100Ω。這一特征使它適合做并行數(shù)據(jù)傳輸。 (2)LVDS信號(hào)擺幅小，從而使得該結(jié)構(gòu)可以在2.5V的低電壓下工作。 (3)LVDS輸入單端信號(hào)電壓可以從0V到2.4V變化，單端信號(hào)擺幅為400mV，這樣允許輸入共模電壓從0.2V到2.2V范圍內(nèi)變化，也就是說(shuō)LVDS允許收發(fā)兩端地電勢(shì)有±1V的落差。 本文采用0.18μm1.8V/3.3V混合工藝，輔助Xilinx公司FPGA開(kāi)發(fā)軟件ISE，設(shè)計(jì)完成了可以用于Virtex系列各低端型號(hào)FPGA的IOB結(jié)構(gòu)，它有靈活的可配置性和出色的適應(yīng)能力，能支持大量的I/O標(biāo)準(zhǔn)，其中包括單端標(biāo)準(zhǔn)，也包括雙端標(biāo)準(zhǔn)如LVDS等。它具有適應(yīng)性的優(yōu)點(diǎn)、可選的特性和考慮到被文件描述的硬件結(jié)構(gòu)特征，這些特點(diǎn)可以改進(jìn)和簡(jiǎn)化系統(tǒng)級(jí)的設(shè)計(jì)，為最終的產(chǎn)品設(shè)計(jì)和生產(chǎn)打下基礎(chǔ)。設(shè)計(jì)中對(duì)包括20種IO標(biāo)準(zhǔn)在內(nèi)的各電器參數(shù)按照用戶手冊(cè)描述進(jìn)行仿真驗(yàn)證，性能參數(shù)已達(dá)到預(yù)期標(biāo)準(zhǔn)。
標(biāo)簽： FPGA 標(biāo)準(zhǔn) 可編程
上傳時(shí)間： 2013-05-15
上傳用戶：shawvi
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