用VERILOG實(shí)現(xiàn)ALU,實(shí)現(xiàn)各種算術(shù)運(yùn)算,邏輯運(yùn)算,移位運(yùn)算等
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)ALU,實(shí)現(xiàn)各種算術(shù)運(yùn)算,邏輯運(yùn)算,移位運(yùn)算等
上傳時(shí)間: 2016-04-24
上傳用戶:妄想演繹師
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!
上傳時(shí)間: 2013-07-13
上傳用戶:LSPSL
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序,已經(jīng)調(diào)試通過
上傳時(shí)間: 2013-08-21
上傳用戶:lixinxiang
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2013-08-30
上傳用戶:xingyuewubian
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)8255芯片功能
上傳時(shí)間: 2013-10-31
上傳用戶:sunjet
資源簡(jiǎn)介:VERILOG實(shí)現(xiàn)ALU的源代碼,并提供了一個(gè)詳細(xì)的測(cè)試平臺(tái)!
上傳時(shí)間: 2015-03-23
上傳用戶:aysyzxzm
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)濾波器的功能,通過軟件綜合仿真,在利用FPGA實(shí)現(xiàn)
上傳時(shí)間: 2013-12-14
上傳用戶:lanhuaying
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的四乘四鍵盤程序,在Quartus II上編譯通過并成功
上傳時(shí)間: 2015-05-13
上傳用戶:ruan2570406
資源簡(jiǎn)介:此代碼是用VERILOG實(shí)現(xiàn)的以太網(wǎng)接口,在此基礎(chǔ)上做修改,可以作為一般的以太網(wǎng)接口程序開發(fā).
上傳時(shí)間: 2014-01-20
上傳用戶:zhichenglu
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器 用VERILOG實(shí)現(xiàn)單片機(jī)計(jì)數(shù)器
上傳時(shí)間: 2013-12-21
上傳用戶:h886166
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器
上傳時(shí)間: 2015-08-20
上傳用戶:songrui
資源簡(jiǎn)介:這是我下的一個(gè)用VERILOG實(shí)現(xiàn)的除法代碼
上傳時(shí)間: 2015-10-01
上傳用戶:zhuoying119
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)rs232通信async_transmitter.v
上傳時(shí)間: 2013-12-17
上傳用戶:咔樂塢
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)rs232 receiveri
上傳時(shí)間: 2013-12-23
上傳用戶:bjgaofei
資源簡(jiǎn)介:iic implementation,用VERILOG實(shí)現(xiàn)了IIC標(biāo)準(zhǔn)協(xié)議的功能
上傳時(shí)間: 2015-10-19
上傳用戶:vodssv
資源簡(jiǎn)介:這是一個(gè)用VERILOG實(shí)現(xiàn)的除法器代碼。
上傳時(shí)間: 2013-12-28
上傳用戶:wmwai1314
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)QPSK中的差分,擾碼,串并,解差分,解擾碼,解串并,用MUXPLUS2進(jìn)行仿真
上傳時(shí)間: 2013-12-14
上傳用戶:nairui21
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)了一個(gè)數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間: 2015-11-15
上傳用戶:小眼睛LSL
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)了IIC接口與EEPROM存儲(chǔ)器的接口設(shè)計(jì),非常實(shí)用
上傳時(shí)間: 2016-01-24
上傳用戶:邶刖
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)國(guó)內(nèi)第一個(gè)商用密碼算法SMS4的加密和解密。
上傳時(shí)間: 2014-01-27
上傳用戶:zhouchang199
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的電子日歷程序,在Quartus II上編譯通過并成功實(shí)現(xiàn)
上傳時(shí)間: 2014-01-08
上傳用戶:fhzm5658
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的記時(shí)器程序,在Quartus II上編譯通過并成功運(yùn)行
上傳時(shí)間: 2013-12-17
上傳用戶:GHF
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的搶答器程序,在Quartus II上編譯通過并成功運(yùn)行
上傳時(shí)間: 2014-01-14
上傳用戶:sunjet
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的串口異步通信,適用于RS232
上傳時(shí)間: 2016-03-31
上傳用戶:tb_6877751
資源簡(jiǎn)介:一個(gè)用VERILOG實(shí)現(xiàn)的fpga上的uart接口模塊,包括測(cè)試模塊和實(shí)體,并實(shí)現(xiàn)了輸出接口和狀態(tài)接口。
上傳時(shí)間: 2014-07-19
上傳用戶:gengxiaochao
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的秒表 用VERILOG實(shí)現(xiàn)的秒表
上傳時(shí)間: 2016-07-30
上傳用戶:miaochun888
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的串口收發(fā)數(shù)據(jù)程序,已經(jīng)調(diào)試通過
上傳時(shí)間: 2014-01-26
上傳用戶:壞壞的華仔
資源簡(jiǎn)介:用VERILOG 實(shí)現(xiàn)的電子時(shí)鐘,給初學(xué)者一個(gè)模版,學(xué)習(xí)VERILOG。
上傳時(shí)間: 2016-10-02
上傳用戶:a673761058
資源簡(jiǎn)介:用VERILOG 實(shí)現(xiàn)將比特流數(shù)據(jù)轉(zhuǎn)化為SPI協(xié)議數(shù)據(jù)的適配器
上傳時(shí)間: 2016-10-20
上傳用戶:270189020
資源簡(jiǎn)介:用VERILOG實(shí)現(xiàn)的數(shù)字跑表,下載到FPGA開發(fā)板上驗(yàn)證通過。下載后從新分配引腳即可用。
上傳時(shí)間: 2014-01-13
上傳用戶:頂?shù)弥?/p>